JPH0754989B2 - 時間スイツチ - Google Patents

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明は、時分割交換機等で使用される時間スイッチの
構成に係り、特に、タイムスロットの入替えの他に、多
元情報の速度変換と多重化ならびにマルチ分配を実施す
るに好適な時間スイッチの構成に関する。

［発明の背景］ 現在64kb/s単位での交換を行う時分割交換機システムが
実用化されており、これらの通話路は、時間スイッチ回
路により構成されている。従来の時間スイッチは、例え
ば、昭和58年１月15日、財団法人電気通信共済会発行の
D70形自動交換機［１］、ハードウェア（１）の154頁〜
163頁に記載のように、通話路メモリと書込みアドレス
保持メモリと読出しアドレス発生カウンタからなるラン
ダム書込みシーケンシャル読出し形の時間スイッチ、ま
たは、通話路メモリと書込みアドレス発生カウンタと読
出しアドレス保持メモリからなるシーケンシャル書込み
ランダム読出し形の時間スイッチいずれかの時間スイッ
チが用いられる。前記文献に示されたように、交換機に
共通的に備えられたトーンやトーキーを送出する装置か
ら加入者へ信号をマルチ分配したり、未使用のタイムス
ロットに未使用であることを識別表示するための未使用
パタンを挿入したりする機能が必要な時間スイッチとし
て、ランダム書込みシーケンシャル読出し形の時間スイ
ッチを使用しようとしても、複数の出力先に同一の信号
を分配（いわゆるマルチ分配）するためには、最大で時
分割ハイウェイのタイムスロットの数だけ前述の同一の
信号を送出する装置を予め交換機に備え、しかも、これ
らをそれぞれ独立かつランダムな書込み側のタイムスロ
ットに１対１接続で割当て、各信号を時間スイッチに書
き込まない限り、各出力先には同一の信号が分配されな
い。すなわち、ランダム書込みシーケンシャル読出し形
の時間スイッチはマルチ分配が出来ないので、前述のよ
うな機能が要求される時間スイッチとしては、シーケン
シャル書込みランダム読出し形の時間スイッチを使用す
る必要がある。

一方、ファクシミリ通信やデータ通信のような64kb/s以
下の速度であるサービスに対しても経済的に対応すべ
く、8kb/s×Ｎ（Ｎ＝1,2,3,4）の多元速度を扱うことの
出来る多元ディジタル交換機が求められ、これを実現す
る時間スイッチの構成が、電子通信学会技術研究報告ア
イエヌ（IN）83−８および特開昭59−216390号公報に記
載されている。この時間スイッチは、交換と64kb/s以下
の情報の64kb/sへの多重化が同時に可能で、融通性や経
済性に優れたものであるが、64kb/s以下の複数の情報を
１つの64kb/sのタイムスロットに多重化するために、第
一のタイムスロットをランダムにアクセスして情報を書
き込むことが必要となる。すなわち、多元ディジタル交
換には、ランダム書込みシーケンシャル読出し形の時間
スイッチを使用する必要がある。したがって、前述のよ
うなトーンやトーキーを送出する装置から加入者へ信号
をマルチ分配したり、未使用のタイムスロットに未使用
であることを識別表示するための未使用パタンを挿入し
たりする機能が必要な、集線通話路の下り側（加入者側
に送出する側）に使用する時間スイッチには適用できな
い。

［発明の目的］ 本発明の目的は、上述した従来技術の時間スイッチの欠
点を補い、タイムスロットの交換だけではなく、多元情
報の速度変換の多重化および情報のマルチ分配の機能を
合わせて実現可能な構成の時間スイッチを提供すること
にある。

［発明の概要］ 本発明では、所定の伝送容量を有するタイムスロットが
複数時分割多重された入力ハイウェイを収容し、第１の
通話路メモリと第１の保持メモリとシーケンシャルカウ
ンタとで構成され、入力ハイウェイのタイムスロットに
含まれるデータを、シーケンシャルカウンタの出力をア
ドレスとして第１の通話路メモリにアドレスの順に対応
して書込み、この書込まれたデータを第１の保持メモリ
に記憶されたデータの出力をアドレスとして第１の通話
路メモリから任意の順に読出し、入力ハイウェイの複数
のタイムスロットの順序を入替えて出力ハイウェイに出
力する交換機能を備えた時間スイッチにおいて、入力ハ
イウェイを、タイムスロットに含まれるデータの情報容
量が所定の伝送容量以下のデータを伝送するハイウェイ
とし、入力ハイウェイと時間スイッチとの間に、第２の
通話路メモリと第２の保持メモリとタイムスロットに含
まれるデータの任意のビットを入替えるビット入替え回
路とで構成され、入力ハイウェイのタイムスロットの出
力先が同一である複数のタイムスロットのデータを、出
力先タイムスロットに対応したタイムスロットに所定の
伝送容量までベアラ多重してなる信号変換回路を備え、
入力ハイウェイの複数のタイムスロットのそれぞれに含
まれた出力先が同一で、情報容量が所定の伝送容量以下
の信号を、出力ハイウェイの出力先タイムスロットに多
重化して交換出力する時間スイッチを提供することで、
上記目的を達成するものである。

［発明の実施例］ 以下、本発明の時間スイッチの実施例を、図面を用いて
詳細に説明する。第１図は、本発明の時間スイッチの一
実施例を示すT1段の時間スイッチの回路構成図である。
同図で、１はビット入替え回路、２と３はそれぞれ第１
および第２の通話路メモリ（SPM）、４と５はそれぞれ
第１および第２の保持メモリ（SCM）、６はタイムスロ
ットカウンタであり、ビット入替え回路１と第１の通話
路メモリ２と第１の保持メモリからなる変換回路を、第
２の通話路メモリと第２の保持メモリとタイムスロット
カウンタ６からなるシーケンシャル書込みランダム読出
し形の時間スイッチの前段に組合せ結合して本発明の時
間スイッチを構成した。また、同図でハイウェイ（HW）
101、102、103、104は、それぞれ時間スイッチの入力ハ
イウェイ、第１の内部ハイウェイ、第２の内部ハイウェ
イ、時間スイッチの出力ハイウェイであり、いずれも８
ビット並列信号（１タイムスロット）を1024多重した時
分割ハイウェイで構成した。ここで、入力ハイウェイ10
1の信号は、信号が8kb/sまたは16kb/sまたは32kb/sの低
速信号の場合、タイムスロット内でビット繰返しにより
64kb/sの信号にしたユニバーサル形式（例えば、32kb/s
の信号では、１タイムスロットの８ビットの内、４ビッ
トが真の信号で、残りの４ビットに真の信号と同一の４
ビットの信号が繰返され入っている形式）とし、出力ハ
イウェイ104は、宛先で同一である複数の32kb/s以下の
低速信号が同一タイムスロットに多重化されたベアラ多
重ハイウェイとした。尚、同図の通話路メモリ２と３
は、いずれも語長８ビット語数1024のランダムアクセス
メモリであり、ハイウェイ（101〜104）のデータを書込
みアドレス（WAD）に従い書込み、書き込んだデータを
読出しアドレス（RAD）に従い読み出すことにより入出
力ハイウェイ上のタイムスロットを入替え交換を行うも
のである。また、タイムスロットカウンタ６は、通話路
メモリの書込みや読出し制御を行うために０〜1023（ま
たは１〜1024）の連続的なタイムスロット番号もしくは
メモリアクセスアドレスを発生させるカウンタであり、
保持メモリ４と５は、それぞれ通話路メモリ２と３の書
込みや読出し制御をランダムに行うための通話路メモリ
のアクセスアドレスをタイムスロット対応に保持するメ
モリであり、タイムスロットカウンタ６の出力105によ
り通話路メモリのアクセスメモリ108、109を出力するも
のである。

第２図は、入力ハイウェイ101のタイムスロット“0"の3
2kb/sの信号とタイムスロット“2"の16kb/sの信号の出
力先が、出力ハイウェイ104のタイムスロット“1022"の
同一であるので、これらをベアラ多重して出力ハイウェ
イ104のタイムスロット“1022"に交換する場合を例にと
り、第１図で示した本発明の時間スイッチの動作を説明
したタイムチャートである。

以下、第１図と第２図により本発明の時間スイッチの交
換動作について説明する。交換回路の第１の保持メモリ
４には、第２図の107と108で示したように、アドレス
“0"に、第１の通話路メモリ２のアクセスアドレス（書
込みと読出しが同一）として時間スイッチの出力先タイ
ムスロットの番号である“1022"と、ベアラ多重化する
ために、ビット入替え回路１を制御する入替えモード"3
2kb/s上側”に相当するモード指定コードが図示しない
制御装置から書き込まれている。（第２図において、10
7がモード指定コードで108がアクセスアドレスであ
る）。また、アドレス“2"に、アドレス“0"と同様に、
アクセスアドレス“1022"と、ベアラ多重化するため
に、ビット入替え回路１を制御する入替えモード"16kb/
s下側”に相当するモード指定コードが書き込まれてい
る。

この状態において、タイムスロット“0"の位相では、ビ
ット入替え回路１の入力Ａに、第２の内部ハイウェイ10
3を介して変換回路の第１の通話路メモリ２のアドレス
“1022"の内容“………”（−は“0"が“1"のいずれか
を示し、８ビット並列信号になっている。）が入力さ
れ、入力Ｂに、入力ハイウェイ101の信号“abcdabcd"
（８ビット並列信号）が入力される。一方、ビット入替
え回路１は、モード指定コード107の指定に従い、入力
Ｂの上４ビットと入力Ａの下４ビットを選択合成して信
号“abcd……”を第１の内部ハイウェイ102に出力す
る。そして、この信号は、変換回路の第１の通話路メモ
リ２のアドレス“1022"と時間スイッチの第２の通話路
メモリ３のアドレス“0"に書き込まれる。次にタイムス
ロット“2"の位相では、ビット入替え回路１の入力Ａ
に、第２の内部ハイウェイ103を介して変換回路の第１
の通話路メモリ２のアドレス“1022"の内容“abcd…
…”（これは、タイムスロット“0"の位相で第１の通話
路メモリ２に書き込まれた信号）が入力され、入力Ｂ
に、入力ハイウェイ101の信号“efefefef"が入力され
る。そして、ビット入替え回路１は、モード指定コード
107の指定に従い、入力Ｂの下２ビットと入力Ａの上６
ビットを選択合成して信号“abcd…ef"を第１の内部ハ
イウェイ102に出力する。そして、この信号は、変換回
路の第１の通話路メモリ２のアドレス“1022"と時間ス
イッチの第２の通話路メモリ３のアドレス“2"に書き込
まれる。以上の動作で本発明の時間スイッチによるベア
ラ多重が完了し、シーケンシャル書込みランダム読出し
形の時間スイッチを用いた交換動作が行われる。具体的
には、時間スイッチの第２の保持メモリ５のアドレス
“1022"には、第２図の109に示すように、入力ハイウェ
イ101のタイムスロット“0"と“2"のうち老番に当たる
“2"が図示しない制御装置から書き込まれており、タイ
ムスロット“1022"の位相で、出力ハイウェイ104には、
第２の通話路メモリ３のアドレス“2"の内容“abcd…e
f"が読み出され出力される。すなわち、本発明の時間ス
イッチによれば、入力ハイウェイ101のタイムスロット
“0"と“2"の信号がベアラ多重され、出力ハイウェイ10
4のタイムスロット“1022"に交換されて出力される。

尚、上記の実施例で示した時間スイッチでは、第２図に
示したように、出力ハイウェイ104のタイムスロット“1
022"の使われていない２ビットに、“…”が残ったまま
となる。これを防止する必要のあるシステムにおいて
は、この時間スイッチに、更に第１の内部ハイウェイ10
2で第１の通話路メモリ２のデータ入力Diの前段にリセ
ット回路を追加するとともに、第１の保持メモリ４にリ
セット指定ビットを追加し、タイムスロット“0"に対応
するアドレスにリセット指示（本実施例では“1"）を書
き込むことで対策できる。具体的には、リセット指示に
よりタイムスロット“0"の位相において、第１の通話路
メモリ２のアドレス“1022"に、“11111111"が書き込ま
れる。すなわち、先の実施例で示したビット入替え回路
１の入力Ａの内容が、“………”から“11111111"とな
るので、出力ハイウェイ104のタイムスロット“1022"の
出力は、“abcdllef"となり、未使用ビットには、リセ
ット値である“1"が入り、不確定ビット“…”が残るこ
と防止できるものである。

以下、第３図と第４図を用いて、上記に概略説明した未
使用ビットの処理機能も備えた、本発明の時間スイッチ
の別の実施例を詳細に説明する。第３図は、本発明によ
る時間スイッチの別の実施例の構成をしめした回路構成
図であり、第１図で示した時間スイッチに、タイムスロ
ットの先頭を検出する検出回路７と、前述のようにベア
ラ多重化において未使用となるビットの値を固定するた
めのリセット回路９と、時間スイッチの第２の通話路メ
モリ３に入力される信号を保護するための、変換回路に
おける第１の通話路メモリ２と同様に、書込みと読出し
のアクセスアドレスを同一にし、第１の保持メモリの出
力によりランダムアクセスされる第３の通話路メモリ８
を備えたものである。また、第４図は、先の実施例で説
明した動作と同様な入出力条件における、第３図に示し
た時間スイッチの動作を示した動作タイムチャートであ
る。

変換回路の第１の保持メモリ４には、先の実施例と同様
に第４図の107と108で示すように、入力ハイウェイ101
のタイムスロット“0"と“2"に対応するアドレスに、第
１の通話路メモリ２と第２の通話路メモリ８のアクセス
アドレス（書込みと読出しが同一）として、時間スイッ
チの出力先タイムスロットの番号である“1022"と、ベ
アラ多重においてユニバーサル形式の信号のどのビット
を選択するかを指示するモード指定コードとが書き込ま
れている。先頭スロットを検出する検出回路７は、カウ
ンタ６の出力と第１の保持メモリ４の出力108をモニタ
し、第４図110で示すように１フレーム周期内で出力108
の値が最初に出たときは“1"を、２回目以降の時は“0"
を出力する。すなわち、本実施例で検出回路７の出力11
0の値は、タイムスロット“0"で出力108が“1022"を出
力するので“1"となり、タイムスロット“2"では“0"と
なる。リセット回路９は、検出回路７の出力110の値が
“1"の時“11111111"を出力し、その他の時は、第２の
内部ハイウェイ103の値を通過させるので、変換回路の
第１の通話路メモリ２のアドレス“1022"には、タイム
スロット“0"の位相では、入力ハイウェイ101の信号“a
bcdobcd"の上半分の“abcd"と、リセット回路９の出力
の下半分"1111"とが選択合成された信号“abcd111l"が
書き込まれ、タイムスロット“2"の位相では、入力ハイ
ウェイ101の信号“efefefef"の下２ビット“ef"と、リ
セット回路９を通過しだ第１の内部ハイウェイ103から
の信号“abcd1111"の上６ビット“abcd11"とが選択合成
された信号“abcd11ef"が書き込まれる。以上と動作で
本発明の時間スイッチによるベアラ多重が完了し、以下
で述べるように、シーケンシャル書込みランダム読出し
形の時間スイッチを用いた交換動作が行われる。

第３図で示した時間スイッチは、先の実施例の第２の通
話路メモリ３が第１の内部ハイウェイ102を介してビッ
ト入替え回路１と接続されていたものに対し、変換回路
の第１の通話路メモリ２の出力を、第２の内部ハイウェ
イ103と、入力される信号を保護する第３の通話路メモ
リ８と、第３の内部ハイウェイ111とを介して第２の通
話路メモリ３に入力するものである。この構成により、
第４図を用いて以下で説明するように、出力ハイウェイ
104の出力は、第３の通話路メモリ８で１フレーム保護
遅延して出力されるが、シーケンシャル書込みランダム
読出し形の時間スイッチとしての動作は、先の実施例と
同様である。より具体的には、第３の通話路メモリ８で
は、検出回路７の出力110の値が“1"の時に書込みが起
こるので、第３の通話路メモリ８のアドレス“1022"に
は、タイムスロット“0"の位相では、前フレームのベア
ラ多重された信号“ABCD11EF"が書き込まれるが、タイ
ムスロット“2"の位相では、書き込みが起こらない。そ
して、時間スイッチの第２の通話路メモリ３には、入力
ハイウェア101のタイムスロット“0"と“2"の位相で、
各々のタイムスロットに対応した固定アドレスに同一の
信号“ABCD11EF"が書き込まれる（シーケンシャル書込
み）。時間スイッチの第２の保持メモリ５のアドレス
“1022"には、“0"または“2"のいずれかが書き込まれ
ており（本実施例第４図の109では“0"とした）、入力
ハイウェイ101のタイムスロット“0"と“2"の信号がベ
アラ多重された信号が時間スイッチにより交換され、出
力ハイウェイ104のタイムスロット“1022"に出力され
る。同様に、本実施令の変換回路の動作で説明したベア
ラ多重化された信号“abcd11ef"は、１フレーム後に出
力ハイウェイ104のタイムスロット“1022"に出力され
る。

上述した２つの実施例で示したように、本発明に時間ス
イッチでは、第２の通話路メモリがシーケンシャル書込
みランダム読出し形なので、トーンやトーキー音のマル
チ分配や、未使用タイムスロットへの識別パターン送出
が可能である。

［発明の効果］ 本発明によれば、ユニバーサル形式の多元信号を時分割
多重化した入力ハイウェイと、ベアラ形式で同一タイム
スロット内に多重化された信号を時分割多重化した出力
ハイウェイとの間の、信号の多重化と交換動作が行える
だけでなく、トーン信号やトーキー信号のマルチ分配や
未使用タイムスロットへの空きパターンの挿入が可能で
あり、適用範囲の広い時間スイッチが提供できる。ま
た、時間スイッチを構成する素子に要求される動作速度
も、多重度が同一な従来の時間スイッチと変わらないの
で、従来技術を活用して経済的に実現できるとともに、
従来の時間スイッチと組合せた応用にも容易に適用でき
る。

【図面の簡単な説明】

第１図は、本発明の時間スイッチの第１の実施例を示す
回路構成図、第２図は、第１の実施例の時間スイッチの
動作を示すタイムチャート、第３図は、本発明の時間ス
イッチの第２の実施例を示す回路構成図、第４図は、第
２の実施例の時間スイッチの動作を示すタイムチャート
である。 １……ビット入替え回路 2,3,8……通話路メモリ 4,5……保持メモリ ６……タイムスロットカウンタ ７……タイムスロット検出回路 ９……リセット回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】所定の伝送容量を有するタイムスロットを
   複数個含み、前記複数個のタイムスロットを時分割多重
   した入力ハイウェイを収容し、第１の通話路メモリと第
   １の保持メモリとシーケンシャルカウンタとで構成さ
   れ、前記入力ハイウェイのタイムスロットに含まれるデ
   ータを前記シーケンシャルカウンタの出力をアドレスと
   して前記第１の通話路メモリにアドレスの順に対応して
   書込み、前記書込まれたデータを前記第１の保持メモリ
   に記憶されたデータの出力をアドレスとして前記第１の
   通話路メモリから任意の順に読出し、前記入力ハイウェ
   イの複数のタイムスロットの順序を入替えて出力ハイウ
   ェイに出力する交換機能を備えた時間スイッチにおい
   て、前記入力ハイウェイは、前記タイムスロットに含ま
   れるデータの情報容量が前記所定の伝送容量以下のデー
   タを伝送する入力ハイウェイであり、前記入力ハイウェ
   イと前記時間スイッチとの間に、第２の通話路メモリと
   第２の保持メモリとタイムスロットに含まれるデータの
   任意のビットを入替えるビット入替え回路とで構成さ
   れ、前記入力ハイウェイのタイムスロットの出力先が同
   一である複数の前記タイムスロットのデータを、前記出
   力先タイムスロットに対応したタイムスロットに前記所
   定の伝送容量までベアラ多重してなる信号変換回路を備
   え、入力ハイウェイの複数のタイムスロットのそれぞれ
   に含まれた出力先が同一で、情報容量が前記所定の伝送
   容量以下の信号を、出力ハイウェイの出力先タイムスロ
   ットに多重化して交換出力することを特徴とする時間ス
   イッチ。
2. 【請求項２】前記信号変換回路は、第２の保持メモリ
   に、第２の通話路メモリのアクセスアドレスおよびビッ
   ト入替え回路のビット選択動作を制御する制御信号を蓄
   積し、前記第２の通話路メモリに、第１の内部ハイウェ
   イを介して前記第２の保持メモリに蓄積されたアドレス
   で前記第１の通話路メモリから読み出したデータと、入
   力ハイウェイからのデータとを入力して前記第２の保持
   メモリに蓄積された制御信号にしたがい選択合成するビ
   ット入替え回路の出力データを、第２の内部ハイウェイ
   を介して前記第２の保持メモリに蓄積されたアドレスで
   書き込むことで、入力ハイウェイのタイムスロットの出
   力先が同一である複数のタイムスロットのデータを、出
   力先タイムスロットに対応したタイムスロットに前記所
   定の伝送容量までベアラ多重することを特徴とする特許
   請求の範囲第１項記載の時間スイッチ。
3. 【請求項３】前記信号変換回路に、タイムスロットの先
   頭を検出する検出回路と、前記検出回路の出力により、
   前記第１の内部ハイウェイのデータを所定の値に固定し
   て成るリセット回路を備え、入力ハイウェイのタイムス
   ロットの出力先が同一である複数のタイムスロットのデ
   ータを、出力先タイムスロットに対応したタイムスロッ
   トに前記所定の伝送容量までベアラ多重する場合、前記
   出力先タイムスロットに対応したタイムスロット内の未
   使用ビットを前記所定の値に固定することを特徴とする
   特許請求の範囲第２項記載の時間スイッチ。