JP2928321B2 - メモリスイッチ制御方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ ディジタル交換機のメモリスイッチ制御方式に関し， 従来のプログラムが管理する論理空間の大きさを維持
しつつ時分割多重ハイウェイ上への付加回路を使用しな
いでビット列信号の挿入／分岐を実現するメモリスイッ
チ制御方式を提供することを目的とし， 通話路メモリと通話路制御メモリとから時間スイッチ
と，通話路制御メモリに接続され，プログラムからの制
御データのビット列変換を行う論理変換回路とを備え，
論理変換回路の変換出力により時間スイッチをアクセス
することによりビット列の挿入／分岐と時間スイッチの
複合機能を備えるよう構成し，さらに挿入／分岐用のビ
ット列を収容する時間スイッチ上の実アドレスを，上記
論理変換回路により該プログラムの論理空間から除外
し，プログラムが該時間スイッチを制御するために管理
する論理空間を必要最小限にするよう構成する。

［産業上の利用分野］ 本発明はディジタル交換機のメモリスイッチ制御方式
に関する。

ディジタル交換機では，メモリを用いたスイッチ，即
ちメモリスイッチにより時間スイッチを構成し，時分割
多重のハイウェイ上の多数のタイムスロット（チャネ
ル）の時間位置を変換することにより可変パスが設定さ
れる。その際，時間スイッチは入側ハイウェイの各チャ
ネルの音声データを記憶する通話路メモリと，通話路メ
モリの書込み位置と出側ハイウェイのチャネルとの対応
関係を記憶する通話路制御メモリとを備えている。

一方，ディジタル交換機では，通話用の音声だけでな
く各種のトーンやトーキー音を加入者に供給するための
音源用のビット列を挿入したり,3者通話等のサービスを
行うハイウェイに分岐接続する必要がある。

［従来の技術］ 第８図は従来のディジタル交換機のスイッチ部の構成
図，第９図は従来のハイウェイ上のチャネルの使用状態
例である。

第８図において,80は加入者へ供給される音源（ビジ
ー音，ダイヤルトーン，トーキー音等）となるPCMデー
タを発生するビット列生成回路,81は前段付加回路,82は
時間スイッチ,83は出側のハイウェイ上の空きチャネル
に無音を表すデータを発生する無通話パターン生成回
路,84は後段付加回路,85は制御装置のプログラム動作に
より供給される通話路制御用のデータおよびアドレスで
ある。

動作を説明すると，ビット列生成回路80から出力され
る音源のビット列はハイウェイHWaを介し，入力ハイウ
ェイ（入力HWで表示）からの多重化音声データはハイウ
ェイHWbを介して前段付加回路81のセレクタSEL1に入力
する。セレクタSEL1は，固定タイミング生成回路１から
の切替制御信号により２つの入力側ハイウェイ（HWa,HW
b）の一方を選択して出側に出力する。すなわち，固定
タイミング生成回路１はハイウェイHWbの中の空きチャ
ネルのタイミングで切替信号を発生してハイウェイHWb
のビット列をハイウェイHWaに挿入してハイウェイHWcに
出力する。ハイウェイHWcは時間スイッチ82の通話路メ
モリ821に書込まれる。この場合，シーケンシャルライ
ト（書込み），ランダムリード（読出し）により時間ス
イッチが動作するものとして説明する。

その場合時間スイッチ82は従来公知のように，書込み
カウンタ（図示せず）の制御により通話路メモリ821に
順次書込まれ，読出しは制御装置におけるプログラム85
によりパスを設定するためのデータとアドレスが入力さ
れて通話路制御メモリ822の指定されたアドレスにデー
タ（通話路メモリのアドレス）が書込まれる。

通話路制御メモリ822の内容は，順次読出されると，
読出されたデータをアドレスとして通話路メモリ821の
読出しを行う。読出されたデータは順次ハイウェイHWd
に出力される。このハイウェイHWdは分岐してセレクタS
EL2とセレクタSEL3に入力される。このセレクタSEL2は
例えば特殊サービスのための装置（３者通話用を行うた
めの装置）に接続する出力ハイウェイ１（出力HW1）へ
向かう信号を選択し，セレクタSEL3は通常接続路（通話
相手へのパス）である出力ハイウェイ２（出力HW2）に
向かう信号を選択する。

各セレクタSEL2,SEL3の他方の入力として無通話パタ
ーン生成回路83の出力が供給され，固定タイミング生成
回路２の出力により各セレクタが制御される。固定タイ
ミング生成回路２から出力が発生しているタイミングで
はセレクタSEL3においてハイウェイHWdの入力を出力側
ハイウェイHWfへ出力し，同時にセレクタSEL2では無通
話パターン生成回路83の出力が選択されて出力側ハイウ
ェイHWeに出力する。

また，固定タイミング生成回路２から出力が発生して
ないタイミングではセレクタSEL2ではハイウェイHWdの
入力を出力側のハイウェイHWeに出力し，この間セレク
タSEL3では無通話パターン生成回路83の出力が選択され
てハイウェイHWfに出力される。

第９図は従来のハイウェイ上のチャネルの使用状態例
であり，上記第８図に示す各ハイウェイHWa〜HWf上のチ
ャネルの使用状態を示す。

すなわち，ハイウェイHWaの場合，ビット列生成回路8
0から発生したビット列は,0〜ｍのタイムスロット（チ
ャネル）の中のＤとＥで示す位置に挿入されており，そ
の他のタイムスロットには何も入っていない（d.cはド
ント・ケアを表す）。これに対して，ハイウェイHWbに
は音声データがA,B,Cの各タイムスロットの領域に割当
てられ，他の部分（d.c）は空いている。

この２つのハイウェイHWa,HWbがセレクタSEL1で合わ
されて，第９図のハイウェイHWcのように割当てられ
る。次に，時間スイッチ82の出力側のハイウェイHWdに
は，時間位置が入れ替えられ図のような状態となり，こ
れがさらにセレクタSEL2,SEL3により分岐されてd,eがハ
イウェイHWeに出力し,a,b,cがハイウェイHWfに出力され
る（図のNTは無通話パターンを表す）。

この従来例の構成では，挿入ビット列（ビット列生成
回路80の出力）を論理空間中に定義可能とし，時間スイ
ッチ回路によりタイムスロットの出力位相を可変とし，
後段付加回路のセレクタ2,3により異なる接続先への挿
入ビット列を分配する。

［発明が解決しようとする課題］ 従来の技術では，ビット列生成回路（第８図の80,）
の出力である音源等を表すビット列信号を通話音声用の
タイムスロットに挿入する場合や，異なる接続先（第８
図の出力ハイウェイHWe,HWf）へタイムスロットを分岐
する場合，時間スイッチ及びその前段または後段に付加
されたセレクタおよび固定タイミング生成回路を用いた
構成により実現していた。すなわち，従来の方式では，
物理的メモリ収容と，プログラムにより制御可能な論理
空間のサイズが同一であり，その枠内で時間スイッチの
前段及び後段の付加回路（SEL1〜３）により，複数の入
力ハイウェイまたは複数の出力ハイウェイのタイムスロ
ットを選択する必要がある。

ところが，挿入または分岐対象となるビット列信号を
収容するタイムスロットが増加すると，固定タイミング
生成回路（第８図参照）が肥大化する。すなわち，ビッ
ト列信号を収容するタイムスロット位置を制御する論理
回路（ハードウェアによる）の数が増大するという問題
があった。

また，その論理空間中の収容位置が分散している場合
は，更に回路が複雑化するという欠点があった。さら
に，時間スイッチに付加される回路は，時間スイッチの
通話路メモリに接続される構成となっていたため，通話
路メモリの動作速度に合わせて高速動作が要求されると
共に高消費電力になるという問題があった。

本発明は従来のプログラムが管理する論理空間の大き
さを維持しつつ付加回路を使用しないでビット列信号の
挿入／分岐を実現するメモリスイッチ制御方式を提供す
ることを目的とする。

［課題を解決するための手段］ 第１図は本発明の基本構成図，第２図は本発明による
論理空間と物理容量の説明図である。

第１図において,1は時間スイッチ,2は通話路メモリ,3
は通話路制御メモリ,4は論理変換回路,5は制御装置（プ
ログラム）,6はビット列生成回路,7はビット列入力ハイ
ウェイ,8は入力ハイウェイ（入力HW）,9は第１の出力ハ
イウェイ（出力HW1）,10は第２の出力ハイウェイ（出力
HW2）を表す。

なお，本発明においてメモリスイッチとはメモリ（通
話路メモリ及び通話路制御メモリ）を用いた時間位置の
スイッチ回路を意味する。

本発明は大容量化と低価格化を実現したメモリを用
い，通話路メモリおよび通話路制御メモリを大容量化し
てスイッチの物理空間を拡大してビット列の挿入／分岐
を容易にする一方，論理変換回路を用いて従来のプログ
ラムが管理する論理空間に変更を加えないで時間スイッ
チ制御を行うものである。

［作用］ 従来の通話路メモリと通話路制御メモリの物理容量は
プログラムが管理していた論理空間と同じ容量（ｍ＋１
とする）を備え，第２図に示す大きさを持つ。これに対
し本発明による第１図の通話路メモリ２と通話路制御メ
モリ３は，第２図の通話路メモリの収容および通話路制
御メモリの収容として示すように論理空間（ｍ＋１）よ
り大容量のそれぞれ物理容量（ｌ＋１）を備えている。
但し,l＞（ｎ＋ｍ）且つ（ｊ＋ｍ）であり,nはビット列
入力ハイウェイ７のビット列を挿入するために使用する
通話路メモリ２の容量,jは分岐用の出力ハイウェイ９へ
のビット列を生成するのに使用する通話路制御メモリ３
の容量である。

作用を説明すると，通話路メモリ２への入力ハイウェ
イのタイムスロットは順次書込み（シーケンシャル・ラ
イト）で行い，出力ハイウェイへの読出しはランダム読
出し（及びランダム・リード）で行われる。

入力ハイウェイ８にはプログラムが管理する論理空間
ｍに対応する数のタイムスロット（領域Ａ＋領域Ｂ）
が存在するが，領域Ｂは音声データ用に使用し，領域Ａ
のタイムスロットは音声データ用に使用しない（音源
用のビット列挿入用に使用するため）。この入力ハイウ
ェイ８上のデータ（容量Ｂ）は通話路メモリ２のアドレ
スｌ−ｍからアドレスｌまでの物理空間（容量ｍ＋１）
に記憶することができる。

一方，ビット列生成回路６（第１図）の出力はビット
列入力ハイウェイ７上のタイムスロットｎ＋１を使用し
たデータＡとして時間スイッチ１に入力し，通話路メモ
リ２のアドレス０からｎまでの物理空間に記憶すること
ができる。第２図の通話路メモリの収容としてアドレス
ｎ＋１乃至ｌ−ｍ−１の部分は使用されない領域（ｄ・
ｃはdon't careの略）である。

一方通話路制御メモリ３の物理空間も通話路メモリ２
と同様の容量を備え，そのアドレス０〜ｊの領域Ｃには
分岐用の第１の出力ハイウェイ９へ送出されるタイムス
ロットに対応する音声データまたはビット列を指示する
データ（通話路メモリ２のアドレス）が制御装置５のプ
ログラムにより記憶される。また，通話路制御メモリ３
のアドレスｌ−ｍ〜ｌ（容量ｌ）の領域Ｄには，第２の
出力ハイウェイ10へ出力されるべき音声データまたはビ
ット列を指示するデータ（通話路メモリ２のアドレス）
が同様に記憶される。通話路制御メモリ３のアドレスｊ
乃至ｌ−ｍ−１は使用されない部分である。

通話路制御メモリ３に接続される論理変換回路４は制
御装置５のプログラムにより指定されたデータおよびア
ドレスにより表す論理空間アドレスを実際のメモリが備
える物理空間のアドレスに変換する機能を備える。この
変換されたアドレス（通話路制御メモリのアドレス）と
データ（通話路メモリのアドレス）を用いて物理メモリ
にアクセスすることによりビット列の挿入および特定タ
イムスロットの分岐を行うことができる。

ビット列の挿入は，制御装置５のプログラムが論理空
間（第２図の領域Ａ＋Ｂ）中のビット列挿入タイムス
ロット（第２図の領域Ａ）を指定したときは，論理変
換回路４において物理的メモリアクセスとして実際に該
当するビット列を収容している通話路メモリ２のメモリ
アドレス（第２図の領域Ａ）をアクセスするような論理
変換を行って通話路制御メモリ３に書込むことにより行
う。また，分岐を行う時は，プログラムがビット列分岐
対象タイムスロット（第２図の領域Ｃ）を指定する
と，物理的メモリアドレスとして実際に該当するビット
列を収容させるメモリアドレス（第２図の領域Ｃ）をア
クセスするような論理変換を行う。

この通話路メモリ２へのデータの書込みはシーケンシ
ャルに行われ，読出しは通話路制御メモリ３に記憶され
たデータにより指定された通話路メモリ２の内容を読出
すことにより行われる。この時通話路制御メモリ３へ書
込むべきデータとアドレスは制御装置５のプログラムに
より与えられる。

［実施例］ 第３図は本発明の実施例の構成図，第４図はビット列
の挿入時および分岐時の論理空間と物理空間の変換説明
図，第５図（ａ）乃至第５図（ｃ）は論理変換回路の構
成図，第６図は時間スイッチのアクセス情報のビット構
成を示す図，第７図は他の実施例構成図である。

第３図の実施例の構成において,30は通話路メモリお
よび通話路制御メモリとを備えた時間スイッチ,31は論
理変換回路,32はプログラムにより論理空間によるデー
タ，アドレスを出力する制御装置,33−０〜33−３はそ
れぞれ512チャネル（ch）のタイムスロットからなる入
力ハイウェイ（入力HW番号０〜３に対応する）,34はビ
ジートーン，ダイヤルトーン，トーキー等の各種のビッ
ト列がタイムスロット上に設定された挿入ハイウェイ
（入力ハイウェイ番号の４に対応する）,35−０〜35−
３はそれぞれ512チャネル（ch）のタイムスロットを備
える出力ハイウェイ（出力HW番号０〜３に対応する）,3
6は分岐したデータが多重化された分岐ハイウェイ（出
力HW番号の７に対応する）を表す。

第３図の時間スイッチに設けられた通話路メモリは，
第４図のA.に40,41として示され，通話路メモリ40は各
入力ハイウェイ33−０〜33−３のそれぞれに対応して51
2のタイムスロット分の記憶容量（2^9-1）を備え，それ
ぞれのアドレス４（2²）〜15（2⁴−１）の領域は使用し
ない。

一方，挿入ハイウェイ34上に設定された音源等のビッ
ト列のタイムスロット（この例では12のタイムスロット
分）を挿入するために通話路メモリ41が設けられ，その
容量512の中の一部であるアドレス４〜15の領域を使用
する。

このように通話路メモリの物理的な量は４つの入力ハ
イウェイ33−０〜33−３用に512のタイムスロットに対
応する容量を持つメモリが４個と挿入ハイウェイ用の通
話路メモリ41が１個備えられている。

次に第４図B.に通話路メモリに格納された各タイムス
ロットのデータを分岐ハイウェイに分岐するための，通
話路制御メモリの構成を示すと，各出力ハイウェイの51
2のタイムスロットに対応する容量を持つメモリが４個
と分岐ハイウェイに分岐するためのメモリ１個が使用さ
れる。出力ハイウェイ用の通話路制御メモリ42のアドレ
ス16（2⁴）〜31（2⁵−１）の領域は使用しない。その一
方で，分岐ハイウェイ用の通話路制御メモリ43のアドレ
ス０〜15（2⁴−１）の領域は分岐ハイウェイ用のタイム
スロットに対応するデータ（通話路メモリのアドレス）
が格納される。

次に第５図（ａ）乃至第５図（ｃ）を用いて論理変換
回路の具体的構成を説明する。

まず，この実施例において，プログラムにより指定さ
れる時間スイッチのアクセス情報のビット構成は第６図
に示され，アドレスとデータとからなる。

図に示すようにアドレス（A0〜A11の12ビット）は,A0
からA8までの９ビットにより出力ハイウェイのタイムス
ロット（チャネル）を示し,A9からA11の３ビットで出力
ハイウェイの番号を表す。データ（D0〜D11の12ビッ
ト）は,D0からD8までの９ビットにより入力ハイウェイ
のタイムスロットを表し,D9からD11まで３ビットにより
入力ハイウェイの番号を表す。

第５図（ａ）に挿入用の論理変換の回路構成を示す。
この構成は第４図A.に示す構造の通話路メモリに対して
適用するための回路である。すなわち，プログラムによ
り論理空間中の挿入対象タイムスロット（第４図A.中の
入力ハイウェイ用の通話路メモリ40の2²〜2⁴−１）をア
クセスした時，この変換回路により挿入ハイウェイ中の
タイムスロット（第４図A.の挿入ハイウェイ41の2²〜2⁴
−１）のアドレスへメモリアクセス領域を変換する。

動作を説明すると，プログラムから第６図に示す構成
のアドレスとデータが供給されると，入力したアドレス
A0〜A11は，シーケンシャルライトの方式であるからそ
のまま実際のタイムスロットに対応するメモリへアクセ
スされ，入力したデータ（通話路メモリのアドレス）で
あるD0〜D11（12ビット）は論理空間から物理空間の位
置に変換される。

このデータ入力が，第４図A.の挿入ハイウェイのタイ
ムスロット（40の斜線の領域）が指定された場合，論理
アドレスとしては入力ハイウェイ番号の０〜３の中の，
アドレス2²〜2⁴−１の範囲（第４図A.の斜線部）が入力
される。すると，論理変換回路31のオア回路311で2²と2
³のビット位置を表すD2,D3の一方から“1"が出力され,D
4〜D8は“0"となるため，アンド回路312から“1"出力が
発生する。この時，入力ハイウェイの番号を表す３ビッ
ト（D9〜D11）は論理空間（入力ハイウェイ番号０〜３
の範囲）を表すので，“0",“0",“0"乃至“0",“1",
“1"の中の何れかであり，アンド回路312から“1"出力
が発生するとセレクタ313が切替えられ，固定入力され
ている“1",“0",“0"（番号４）を選択する。

こうして変換された出力はスイッチデータとしてスイ
ッチアドレス（SA0〜11）と共に時間スイッチ（第３図
の30）に供給され，実際のメモリの物理的位置である入
力ハイウェイ番号４のタイムスロット2²〜2⁴−１の番地
が指定されて挿入動作が実行される。

すなわち，通話路制御メモリの当該アドレス位置（A0
〜A11）に挿入対象となる通話路メモリの指定された物
理的なアドレス（第４図A.の41の斜線部内）がデータと
して書込まれる。

第５図（ｂ）に分岐用の論理変換の回路構成を示す。
この場合，プログラムから指定されたデータ（D0〜D1
1）はそのままスイッチデータとして時間スイッチに供
給され，アドレス（A0〜A11）は，分岐ハイウェイ用の
物理的メモリアクセスとして実際に該当するビット列を
収容するメモリアドレス（第４図B.の分岐ハイウェイ43
の斜線部）に変換する。

具体的に説明すると，プログラムから入力する分岐対
象の論理アドレス（ビットA0〜A11）は第４図Ｂの出力
ハイウェイ42の斜線部である。この斜線部のアドレス
は,2⁴〜2⁵−１の範囲であり，アンド回路314でA5〜A8が
全て“0"であり,A4が“1"であることを検出すると，
“1"出力を発生してセレクタ316を切替えて,A9〜A11を
全て“1"に変換してSA9〜SA11として“1",“1",“1"を
出力する。これにより出力ハイウェイ番号（第６図のア
ドレスに含まれる「出HW」）は“7"となり，分岐用の出
力ハイウェイ７（第３図の36）を指示することになる。
また，排他的論理和回路315は，アンド回路314が“1"の
時，アドレスのビットA4を反転してスイッチアドレスを
出力して，論理アドレスの領域を０〜2⁴−１の領域に変
換する（第４図B.の分岐ハイウェイ43の斜線部）。

第３図の論理変換回路31の全体を示すと，上記の第５
図（ａ）及び第５図（ｂ）の回路を統合した第５図
（ｃ）の構成となる。

次に第７図に示す他の実施例の構成を説明する。この
構成において時間スイッチ70,制御装置73,入力ハイウェ
イ０〜3,挿入ハイウェイ，出力ハイウェイ０〜３および
分岐ハイウェイは，第３図の実施例の構成と同じであ
り，論理変換回路として，変換メモリ（データ用）71と
変換メモリ（アドレス）72を設けた点が相違する。

変換メモリ71,72は制御装置73のプログラムにより指
示されるデータ及びアドレスを第５図（ｃ）に示すよう
な論理回路によりハードウェアを使用せずに,ROM（リー
ドオンリーメモリ）等のメモリを用いて変換を行うもの
である。

この場合，時間スイッチの制御データ部分の論理変換
は，変換メモリ（データ用）71のリードアドレス情報が
挿入対象タイムスロットに該当する時，変換メモリ（デ
ータ用）71の出力データが挿入ハイウェイ中の挿入用タ
イムスロットになるように変換メモリ（データ用）71の
データを設定しておく。変換対象外のデータはアドレス
値＝データ値となるようにメモリデータを設定する。時
間スイッチの制御アドレス部分の論理変換は，変換メモ
リ（アドレス用）72のメモリの設定を同様に行う。

［発明の効果］ 本発明によれば，メモリの大容量化と低コスト化した
大容量時間スイッチを利用して時間スイッチの通話路制
御メモリへ接続する論理空間の大きさは従来技術と同一
のままで，従来の回路よりも単純な回路により同一機能
を実現できる。これにより従来の制御用のソフトウェア
をそのまま使用できる。さらに，従来技術が，高速動作
を行う通話路メモリへの付加回路を必要としていた（第
８図参照）のに対し，本発明でははるかにアクセス速度
が低速な通話路制御メモリ（通話路制御メモリへの書込
み動作はパスの設定時だけ行う）に付加回路を接続して
同じ機能を実現しているため低速デバイスを用いた低消
費電力の回路により構成することができる。

【図面の簡単な説明】

第１図は本発明の基本構成図，第２図は本発明による論
理空間と物理容量の説明図，第３図は本発明の実施例の
構成図，第４図はビット列の挿入時および分岐時の論理
空間と物理空間の変換説明図，第５図（ａ）乃至第５図
（ｃ）は論理変換回路の構成図，第６図は時間スイッチ
のアクセス情報のビット構成を示す図，第７図は他の実
施例構成図，第８図は従来のディジタル交換機のスイッ
チ部の構成図，第９図は従来のハイウェイ上のチャネル
の使用状態例である。 第１図中， 1:時間スイッチ 2:通話路メモリ 3:通話路制御メモリ 4:論理変換回路 5:制御装置（プログラム） 6:ビット列生成回路 7:ビット列入力ハイウェイ 8:入力ハイウェイ（入力HW） 9:第１の出力ハイウェイ（出力HW1） 10:第２の出力ハイウェイ（出力HW2）

フロントページの続き (73)特許権者 999999999 株式会社日立製作所 東京都千代田区神田駿河台４丁目６番地 (72)発明者 黒田 清彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 俵 寛二 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 斉藤 仁孝 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 後藤 亮 東京都港区芝５丁目33番１号 日本電気 株式会社内 (72)発明者 児島 公文 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (56)参考文献 特開 昭63−54897（ＪＰ，Ａ) 特開 昭63−304799（ＪＰ，Ａ) 特開 昭58−209247（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04Q 11/04 H04Q 3/52

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ディジタル交換機におけるメモリスイッチ
   制御方式において， 通話路メモリ（２）と通話路制御メモリ（３）とから構
   成される時間スイッチ（１）と， 該通話路制御メモリに接続され，プログラムからの制御
   データのビット列変換を行う論理変換回路（４）とを備
   え， 該論理変換回路（４）の変換出力により時間スイッチを
   アクセスすることによりビット列の挿入／分岐と時間ス
   イッチの複合機能を備えることを特徴とするメモリスイ
   ッチ制御方式。
2. 【請求項２】請求項１において，挿入／分岐用のビット
   列を収容する時間スイッチ上の実アドレスを，上記論理
   変換回路（４）により該プログラムの論理空間から除外
   し，プログラムが該時間スイッチを制御するために管理
   する論理空間を必要最小限にすることを特徴とするメモ
   リスイッチ制御方式。