JP2938294B2 - サブレート制御チャネル交換方式 - Google Patents

サブレート制御チャネル交換方式

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル通信網におけ
るサブレート交換方式に係り、更に詳しくは制御チャネ
ル用タイムスロットの一部のビットを制御信号の伝送用
に、残りのビットを音声信号などの伝送用に用いるサブ
レート制御チャネル交換方式に関する。
【０００２】時分割ディジタル交換機においては、一般
に８ビット単位でデータの交換を行うが、このようなデ
ータにおける全てのビットが有効ではない場合がある。
このような場合、８ビット中の有効となるデータのみを
多重して送受信を行い、交換機においてビット単位の交
換すなわちサブレート交換を行うことによって、回線利
用効率を向上できるようにすることが要望されている。
【０００３】
【従来の技術】近年、ＩＳＤＮとしての公衆網のディジ
タル化や、企業間の高速ディジタル通信網の発達、さら
には各種のデータ端末（パソコン等）の普及によって、
構内交換機（ＰＢＸ）において、電話機による音声通話
のみではなく、データ端末どうしまたはデータ端末とホ
ストコンピュータとの間でのデータ通信を行う場合が増
加している。
【０００４】これに伴って同一企業内、または複数の企
業間の中継線網においても従来のアナログ中継線網から
ディジタルの中継線、更にサービスの向上および将来性
の観点から、ディジタル中継線網をプライベートＩＳＤ
Ｎ網として構築することが要求されている。
【０００５】図２９は１つの企業内におけるネットワー
クの構成例である。通常ＩＳＤＮ一次群速度インタフェ
ース（ＩＳＤＮ−ＰＲＩ）の場合には、２３Ｂ＋Ｄとい
われるように伝送路の回線数としての24チャネルのうち
１つのチャネルを制御信号伝送用のＤチャネルとして用
い、その他の23チャネルを例えば音声信号伝送用に用い
ている。この24チャネルは伝送速度64kbpsで伝送され、
例えば図２９で本店と各支店との間の伝送路は23チャネ
ルのＢチャネルとＤチャネルとがほぼ完全に利用された
形式でデータ伝送が行われるが、例えば駐在所と営業所
との間ではそのような高速の通信を必要とする場合は少
なく、例えばパソコン通信程度のレベルの低速データ転
送が行われることが多い。
【０００６】すなわち、アナログ通話を用いてモデム信
号へ変調し、データ通信を行っている場合には、１回線
に１つのデータ通信しか行えなかったが、ディジタル通
信路、特にＩＳＤＮになり、64kbpsのデータ通信スルー
プットが保障されるようになってからは、48kbps, 58kb
ps,64 kbpsといったデータ通信速度の高速化という要求
とは逆に、パソコン通信において一般に用いられてい
る。
【０００７】1200 bps, 2400 bps, 4800 bps, 9600 bp
s, 19.2kbps等のような64kbps以下の速度における低速
データ転送が必要となる場合があるが、このような場
合、これらを、ＣＣＩＴＴ勧告V.110 のフォーマットに
従って伝送することが必要となる。
【０００８】このような場合には、伝送される８ビット
のデータ中における有効データが１ビット、２ビット、
４ビットといった単位となり、回線効率が低下すること
を避けられない。
【０００９】図３０，３１は、従来の交換方式を概念的
に示したものであって、図３０は多重化構成を示し、図
３１(a) 〜(e) は各チャネルのビット構成を示してい
る。すなわち、図３０に示すように、端末１１１ａ，１
１１ｂ，１１１ｃ，１１１ｄからのそれぞれ，1200 bp
s, 1200 bps, 2400 bps, 1200 bpsのデータＤａ，Ｄ
ｂ，ＤC ，Ｄｄを多重装置（ＭＰＸ）１１２で多重し、
64kbpsのデータＤｅとして伝送する。
【００１０】この場合、各チャネルのデータＤａ〜Ｄｄ
をそのまま64kbpsのデータに変換した場合には、図３１
(a) 〜(d) に示すように、８ビットのデータＢ0 〜Ｂ7
中に最下位ビットＢ0 のみに有効データが含まれてい
る。
【００１１】そこで、このような複数の低速端末からの
データＤａ〜Ｄｄを、図３１(e) に示すように、ビット
単位で１チャネル中に多重して伝送し交換する、サブレ
ート交換を実現することが要求されている。
【００１２】このようなサブレート交換によって、ディ
ジタル通信網の回線の有効利用（１回線当たりの使用効
率向上）をはかることができる。次に２３Ｂ＋Ｄの形式
で伝送を行うＩＳＤＮ中継線トランクの従来例の構成を
図３２に示す。同図において中継線トランク１には、例
えば端末からのデータの交換に用いられる交換ネットワ
ーク２と、交換ネットワーク２の制御を行うコールプロ
セッサ（ＣＰＲ）３が接続されている。中継線トランク
１の内部は、ＣＰＲ３からの指示により中継線トランク
１全体を制御するラインプロセッサ（ＬＰＲ）４、制御
データを伝送するためのＤチャネルを終端するＤチャネ
ル終端部５、ネットワーク２から入力されるＢチャネル
データと、Ｄチャネル終端部５から入力されるＤチャネ
ルデータとを多重するためのスイッチ６、およびスイッ
チ６とＩＳＤＮ中継線との間に設けられるＰＲＩ（プラ
イマリレートインタフェース）終端部７とか構成され
る。
【００１３】図３２において２３チャネルのＢチャネル
データとＤチャネルデータを１フレーム内に多重して対
局に出力し、対局から伝送された２４チャネルのデータ
をＢチャネルデータとＤチャネルデータとに分離する動
作を図３３を用いて説明する。図３２、図３３におい
て、この動作は次の手順〜によって行われる。 ＣＰＲ（コールプロセッサ）３からの指示によりＬ
ＰＲ（ラインプロセッサ）４により、Ｄｃｈ終端部５を
制御し、Ｄｃｈ信号(a) を生成する。 このＤｃｈ信号(a) とＮＷ２からのＢｃｈ(b) をＳ
Ｗ（スイッチ）６を用いて結合し、(c) に示すシリアル
データにする。 シリアルデータ(c) にＩＳＤＮ−ＰＲＩ終端部７に
より伝送フォーマット(d) のようにＦビットの追加を行
う。 この(d) のシリアルデータがＩＳＤＮ中継線を経由
して対局へ送出される。 逆に、対局からの受信シリアルデータ(e) はＩＳＤ
Ｎ−ＰＲＩ終端部７によりＦビットを削除し、シリアル
データ(f) としＳＷ６によりＢｃｈ(g) 及びＤｃｈ(h)
に分離する。 分離されたＢｃｈ(g) はＮＷ２へ、Ｄｃｈ(h) はＤ
ｃｈ終端部５により処理され、ＬＰＲ４により、ＣＰＲ
３へ通知する。
【００１４】
【発明が解決しようとする課題】上述のように２３Ｂ＋
Ｄの形式で通信を行う場合には、Ｄチャネルについても
64kbpsの制御信号の伝送能力があることになる。例えば
図２９において本店と各支店との間の伝送路においては
制御信号の伝送能力として64kbpsを必要としても、支店
と営業所、または支店と駐在所の間などでは必ずしも64
kbpsの伝送速度を必要とせず、例えば32kbps、または16
kbps程度の伝送速度で十分なことが多い。そのような場
合には、Ｄチャネルを構成する８ビットのうちで実際に
有効な制御データは４ビットまたは２ビットとなり、残
りのビットは使用されず、回線効率が悪くなるという問
題点があった。
【００１５】本発明は、音声信号のようなＢチャネルデ
ータだけでなく、制御信号を伝送するためのＤチャネル
データに対してもサブレート交換方式を適用することに
よって回線効率の向上を図ることを目的とする。
【００１６】
【課題を解決するための手段】図１、図２は本発明の原
理ブロック図である。図１は第１の発明、図２は第２の
発明の原理を示し、これらの図は複数の低速端末から交
換ネットワーク１０を介して入力された低速データから
有効ビットのみを抽出し、ＩＳＤＮ網における所定ビッ
ト数から成る１チャネルに対応するタイムスロット内に
多重し、また逆処理によって有効データを分離するサブ
レート交換トランク１１を備えたＩＳＤＮ網におけるサ
ブレート制御チャネル交換方式の原理ブロック図であ
る。
【００１７】第１の発明の原理を示す図１において、ビ
ット単位交換用スイッチング手段１３は交換ネットワー
ク１０を介して入力される相手側端末への伝送データと
してのＢチャネルデータと、制御信号伝送用のＤチャネ
ルデータとを多重し対局側に出力するＩＳＤＮ中継線ト
ランク１２の内部に設けられ、制御データとサブレート
交換トランク１１から出力されるデータとを、例えば１
つのタイムスロット中に多重するものであり、例えば２
つのツーポートランダムアクセスメモリ、セレクタ、お
よびカウンタによって構成される。
【００１８】第２の発明の原理を示す図２において、サ
ブレート交換トランク１６はＤ′チャネル終端手段１７
と、ビット単位交換用スイッチング手段１８とを備える
ように構成される。Ｄ′チャネル終端手段１７は前述の
所定ビット数、例えば８ビットに満たない制御データを
終端するものであり、またビット単位交換用スイッチン
グ手段１８はＤ′チャネル終端手段１７の出力と、前述
の低速データ内の有効ビットとを、例えば１つのタイム
スロット中に多重して、ＩＳＤＮ中継線トランク１９に
出力するものである。
【００１９】
【作用】本発明においては、図２９で説明したように、
例えば営業所と駐在所との間で制御データ、すなわちＤ
チャネルデータを伝送するために64kbpsの伝送速度を必
要としない時に、Ｄチャネルに対応する８ビットのうち
例えば４ビットを制御データの伝送用に、残りの４ビッ
トを図１においてはサブレート交換トランク１１から入
力され、１つのタイムスロット内に多重された低速デー
タの有効ビットの伝送に使うことが可能となる。
【００２０】図１においては、例えばＤ′チャネルデー
タ４ビットとサブレート交換トランク１１から出力され
る４ビットとがビット単位交換用スイッチング手段１３
によって１つのタイムスロット内に多重され、ＩＳＤＮ
中継線トランク１２から対局側に出力されることにな
る。このビット単位交換用スイッチング手段１３は64kb
psの伝送速度に対しては８ｋのスイッチに対応するが、
例えば制御データを32kbps、または16kbpsの速度に限定
する場合には、４ビット単位、または２ビット単位の交
換を行うスイッチを用いることによってサブレート制御
チャネル交換を実現することもできる。
【００２１】図２にその原理を示した第２の発明におい
ては、サブレート交換トランク１６の内部に、例えば４
ビットの制御データと低速データ内の有効ビットが集め
られた４ビットのデータとが、１つのタイムスロットに
ビット単位交換用スイッチング手段１８によって多重さ
れ、ＩＳＤＮ中継線トランク１９に出力される。ＩＳＤ
Ｎ中継線トランク１９において伝送すべき８ビット単位
のＤチャネルデータがある場合には、サブレート交換ト
ランク１６の出力とは異なるタイムスロットにそのＤチ
ャネルデータが挿入されて、フレームとして組み立てら
れ、対局側に出力される。
【００２２】以上のように本発明によれば、Ｄチャネル
データが１タイムスロット分、すなわち８ビットに満た
ない場合には、余ったビットを音声データなどの伝送に
使用することができる。
【００２３】
【実施例】図３は第１の発明の実施例の構成ブロック図
である。同図において、図１と同じ部分には同じ符号を
付けてある。図１における構成要素に加えて、交換ネッ
トワーク１０を制御するコールプロセッサ（ＣＰＲ）２
１が設けられている。サブレート交換トランク１１は、
ＣＰＲ２１によって交換ネットワーク１０を介して制御
されるラインプロセッサ（ＬＰＲ）２２と、図示しない
複数の低速端末から交換ネットワーク１０を介して入力
される複数の低速Ｂチャネルデータ、例えばパソコン通
信データを１つのタイムスロットに対応するＢ′チャネ
ル中に多重するスイッチ（ＳＷ）２３を備えている。
【００２４】ＩＳＤＮ中継線トランク１２は、ＣＰＲ２
１によって交換ネットワーク１０を介して制御されるラ
インプロセッサ（ＬＰＲ）２５、制御データとしての
Ｄ′チャネル信号（例えば４ビット）を終端するＤ′チ
ャネル終端部２６、サブレート交換トランク１１から出
力されるＢ′チャネルデータ（例えば４ビット）とＤ′
チャネル終端部２６から出力されるＤ′チャネルデータ
とを、例えば１つのタイムスロット内に多重するスイッ
チ（ＳＷ）２７、交換ネットワーク１０を介して入力
されるＢチャネルデータ、例えばそれぞれ８ビットの全
てに有効データが格納されているＢチャネルデータとＳ
Ｗ２７の出力とを多重して１つのフレームとするスイ
ッチ（ＳＷ）２８、およびＳＷ２８とＩＳＤＮ中継
線との間に設けられ、フレーム先頭にＦビットを付加す
るＰＲＩ終端部２９とから構成されている。
【００２５】図４は第２の発明の実施例の構成ブロック
図である。同図においては、１タイムスロットに対応す
る８ビットより少ない制御データとしてのＤ′チャネル
を終端するＤ′チャネル終端部３１が、サブレート交換
トランクに相当するサブレートＤチャネルトランク３０
の内部に設けられ、このトランク内のスイッチ（ＳＷ
）３２によって低速データのうちの有効分としてのＢ
チャネルデータとＤ′チャネルデータとが、例えば１つ
のタイムスロット内に多重され、Ｂ′＋Ｄ′チャネルデ
ータとしてＩＳＤＮ中継線トランク３３に出力される。
【００２６】ＩＳＤＮ中継線トランク３３は、図３と異
なりスイッチとしてＳＷ３４のみを有し、ＳＷはサ
ブレートＤチャネルトランク３０から出力されたＢ′＋
Ｄ′チャネルデータと、交換ネットワーク１０を介して
入力されたＢチャネルデータと、Ｄチャネル終端部３５
の出力としての８ビットの全てが有効なＤチャネルデー
タとを多重してＰＲＩ終端部２９に出力する。
【００２７】図５は１つのチャネルの構成の実施例であ
る。同図において、伝送路の回線数２４チャネルのうち
２３チャネルがＢチャネル用として、１チャネルがＤチ
ャネル用として用いられる。１つのチャネルは８ビット
から構成され、この８ビットを全て制御用データの伝送
に用いることができるが、制御用データの伝送速度が32
kbpsでよい場合には、８ビットのうち４ビットを、また
16kbpsでよい時には６ビットを、例えば音声データを伝
送するためのＢ′チャネルとして、残りを制御データ伝
送用のＤ′チャネルとして用いることができる。
【００２８】図６は第１の発明における信号の流れを説
明するための図である。同図において、交換ネットワー
ク１０に接続されている端末が図示されている点と、サ
ブレート交換トランク１１、およびＩＳＤＮ中継線トラ
ンク１２内の各部の信号に記号が付けられている点を除
いては、その構成は図３と同様である。
【００２９】図７は図６において対局に出力するデータ
の流れを、また図８は対局から入力されたデータの流れ
を説明するための図である。これらの図を用いて図６に
おけるデータの流れを説明する。データの流れは次の手
順〜 外１ によって説明
【００３０】
【外１】
【００３１】される。 サブレート交換トランク１１に信号(a) のように16
kbps−２bitsのデータａとｂが入力されると、ＳＷ２
３を用いて信号(b) のように１ＴＳ（タイムスロット）
の中に結合される。 ＣＰＲ（コールプロセッサ）２１からの指示により
ＬＰＲ（ラインプロセッサ）２５により、Ｄｃｈ終端部
２６を制御し、Ｄ′ｃｈ（32kbps−４bits）信号(d) を
生成する。 このＤｃｈ信号(d) とＮＷ１０からのＢ′ｃｈ信号
(c) をＳＷ２７を用いて結合し、(e) に示すシリアル
データにする。 このＢ′ｃｈとＤ′ｃｈを結合した信号(e) とＮＷ
１０からのＢｃｈ信号(f) をＳＷ２８を用いて結合
し、(g) に示すシリアルデータにする。 このシリアルデータ(g) をＩＳＤＮ−ＰＲＩ終端部
２９により伝送フォーマット(h) のようにＦビットの追
加を行う。 この(h) のシリアルデータがＩＳＤＮ中継線を経由
して対局へ送出される。 逆に、対局からの受信シリアルデータ(i) はＩＳＤ
Ｎ−ＰＲＩ終端部２９によりＦビットを削除し、シリア
ルデータ(j) としＳＷ２８によりＢｃｈ(k) 及びＢ′
ｃｈとＤ′ｃｈの結合された(l) に分離する。 分離されたＢ′ｃｈとＤ′ｃｈ(l) はＳＷ２７を
用いてＢ′ｃｈ(n) とＤ′ｃｈ(m) にさらに分離され
る。 このＤ′ｃｈ(m) はＤ′ｃｈ終端部２６により処理
され、ＬＰＲ２５により、ＣＰＲ２１へ通知する。
【００３２】外２ Ｂ′ｃｈ(o) はサブレート交換ト
ランク１１により、ＳＷ２３を用
【００３３】
【外２】
【００３４】いて(p) のように分離され、ＮＷ１０を通
って、端末等へ接続される。図９は第２の発明の実施例
としての図４における信号の流れを説明するための図で
あり、図１０は図９における対局への出力データの流
れ、図１１は対局からの入力されたデータの流れを説明
する図である。これらの図を用いてデータの流れを説明
する。データの流れは次の手順〜によって説明され
る。 サブレートＤチャネルトランク３０ではＣＰＲ（コ
ールプロセッサ）２１からの指示によりＬＰＲ（ライン
プロセッサ）２２はＤ′ｃｈ終端部３１を制御し、Ｄ′
ｃｈ信号(a) を生成する。 また、サブレートＤチャネルトランク３０に信号
(b) のように16kbps−２bitsのデータａとｂが入力さ
れ、(a) のＤ′ｃｈとをＳＷ３２を用いて信号(c)の
ように１ＴＳの中に結合する。 中継線トランク３３ではＣＰＲ２１からの指示によ
りＬＰＲ２５はＤｃｈ終端部３５を制御し、Ｄｃｈ信号
(d) を生成する。 このＤｃｈ信号(d) とＮＷ１０からのＢｃｈとＢ′
ｃｈ＋Ｄ′ｃｈの信号(e) をＳＷ３４を用いて、(f)
に示すシリアルデータにする。 このシリアルデータ(f) をＩＳＤＮ−ＰＲＩ終端部
２９により伝送フォーマット(g) のようにＦビットの追
加を行う。 この(g) のシリアルデータがＩＳＤＮ中継線を経由
して対局へ送出される。 逆に、対抗局からの受信シ
リアルデータ(h) はＩＳＤＮ−ＰＲＩ終端部２９により
Ｆビットを削除し、シリアルデータ(l) とし、ＳＷ３
４によりＤｃｈ(j) とＢｃｈとＢ′ｃｈ＋Ｄ′ｃｈの
(k) に分離し、ＢｃｈとＢ′ｃｈ＋Ｄ′ｃｈの(j) はＮ
Ｗ１０へＤｃｈ(k) はＤｃｈ終端部３５により処理さ
れ、ＬＰＲ２５より、ＣＰＲ２１へ通知する。 Ｂ′ｃｈ＋Ｄ′ｃｈ(l) は、サブレートＤチャネル
トランク３０のＳＷ３２により、Ｂｃｈ(m) とＤ′ｃ
ｈ(n) に分離され、Ｂｃｈ(m) はＮＷ１０を通って端末
へつながれ、Ｄ′ｃｈ(n) はＤ′ｃｈ終端部３１により
処理され、ＬＰＲ２２により、ＣＰＲ２１に通知され
る。
【００３５】図１２は第１の発明における信号の流れを
更に詳細に説明するための図である。同図において、説
明の都合上各部の信号に図６と異なる記号が付けられて
いるが、サブレート交換トランク、およびＩＳＤＮ中継
線トランクなどの構成は図６と同様である。
【００３６】図１３は図１２におけるＳＷ２３へのデ
ータ入力の説明図である。同図において端末Ａの通信速
度を2400 bpsとすると、V.110 のフォーマットに則って
64kbpsの８ビットの１ビット分だけに有効データＡ０が
入っており、また端末Ｂの通信速度を9600 bpsとすると
８ビットの中の２ビットだけに有効データＢ０，Ｂ１が
格納されている。交換ネットワーク１０を介してＳＷ
２３に入力されるデータ（Ｃ）において、端末Ａからの
データはＴＳ（タイムスロット）０２に、また端末Ｂか
らのデータＴＳ０４に格納されているものとする。ＳＷ
２３はこれらの有効データをＴＳ１０に多重するもの
とすれば、その出力は（Ｄ）となる。
【００３７】図１４はＳＷの構成ブロック図である。
同図においてＳＷ２３は２つのツーポートランダムア
クセスメモリ４０，４１と、カウンタ４２から構成され
ている。ツーポートランダムアクセスメモリ４０には
（Ｃ）の入力、すなわちＴＳ０２内のデータＡ０，ＴＳ
０４内のＢ０，Ｂ１とが書き込まれ、これらのデータは
ＴＳ１０において読み出され、（Ｄ）として出力され
る。ツーポートランダムアクセスメモリ（ＲＡＭ）４１
はツーポートＲＡＭ４０からの読出しアドレスを与える
ものであり、その読出しアドレスに相当するデータＤ0
〜Ｄ7 は、図３におけるサブレート交換トランク１１内
部のＬＰＲ２２からツーポートＲＡＭ４１に書き込まれ
る。
【００３８】図１５は図１４のＳＷの動作の説明図で
ある。同図において、ＳＷ２３に対する入力データは
16進カウンタ４２の出力（Ｅ）によって与えられるアド
レスを用いてツーポートＲＡＭ４０に書き込まれる。書
き込まれたデータは、前述のようにＴＳ１０において
（Ｄ）のように出力されるが、この時ツーポートＲＡＭ
４０からの読出しアドレスとしてツーポートＲＡＭ４１
の出力（Ｆ）が与えられ、その読出しアドレスに従って
データが出力される。この時ツーポートＲＡＭ４１に対
する読出しアドレスは16進カウンタ４２の出力によって
与えられる。
【００３９】サブレート交換トランク１１の出力、すな
わち（Ｄ）はＩＳＤＮ中継線トランク１２内部のＳＷ
２７に入力される。図１６はＳＷ２７の構成ブロック
図である。同図においてＳＷ２７は２つのツーポート
ＲＡＭ４５，４６、カウンタ４７、およびセレクタ４８
から構成されている。ツーポートＲＡＭ４５，４６、お
よびカウンタ４７の作用は図１４における２つのツーポ
ートＲＡＭ４０，４１、およびカウンタ４２と同様であ
る。セレクタ４８は、図３においてサブレート交換トラ
ンク１１から入力されるＢ′チャネルのデータ、すなわ
ち（Ｇ）と、Ｄ′チャネル終端部２６から入力される
Ｄ′チャネルデータ、すなわち（Ｈ）とのいずれかを選
択して、（Ｊ）としてＳＷ２８に出力するものであ
る。またツーポートＲＡＭ４６に対するデータはＩＳＤ
Ｎ中継線トランク１２内のＬＰＲ２５によって格納され
る。
【００４０】図１７はＳＷの動作の説明図である。同
図においてＢ′チャネルのデータは（Ｇ）のようにＴＳ
１０の始めの３ビットに格納されており、これらの有効
データは図１６のツーポートＲＡＭ４５のデータ入力端
子Ｄ０から、カウンタ４７の出力する書込みアドレスに
よって書き込まれる。一方、Ｄチャネル終端部２６から
のＤチャネルデータ（Ｈ）は同じくＴＳ１０の最初の４
ビットに格納されており、この有効データはツーポート
ＲＡＭ４５のデータ入力端子Ｄ1 から、カウンタ４７の
出力する書込みアドレスに従って書き込まれる。
【００４１】ツーポートＲＡＭ４５からのデータ出力に
際しては、ツーポートＲＡＭ４６の出力Ｄ0 〜Ｄ7 が読
出しアドレス（Ｌ）として、またセレクタ４８の切換え
制御信号としてデータＤ8 が与えられる。これによって
出力（Ｊ）としては、ＴＳ１０の１ビット目から３ビッ
ト目のＢ′チャネルデータと、５ビット目から８ビット
目のＤチャネルデータとがＳＷ２８に出力される。
【００４２】図１８は図１２におけるＳＷ２８の動作
の説明図である。ＳＷ２８は例えば音声データなどの
Ｂチャネルデータ（Ｎ）と、Ｂ′チャネルとＤ′チャネ
ルとのデータ（Ｊ）とを多重して、１フレームの（Ｐ）
として出力するものである。出力としては（Ｐ）に示す
ようにＴＳ１０内にＢ′チャネルとＤ′チャネルとのデ
ータが格納され、その他のタイムスロットＴＳ９，ＴＳ
１１などにはＢチャネルのデータが格納される。なお図
１３〜図１８の説明においては、図５と異なりＤ′＋
Ｂ′チャネルのデータがＴＳ１０に格納されて対局側に
出力される例を説明したが、これは後述するように伝送
路が例えば１０Ｂ＋Ｄの形式となっている場合に対応す
る。
【００４３】続いて図１２において対局側から入力され
たデータの流れを説明する。図１９は入力されたデータ
に対するＳＷ２８の動作の説明図である。同図におい
て、入力データ（ｐ）のＴＳ１０の第１から第３ビット
にＢ′チャネル、第５から第８ビットにＤ′チャネルデ
ータが格納されており、これらのデータはＳＷ２８に
よってＢチャネルのデータ（ｎ）と分離されて、（ｊ）
としてＳＷ２７に出力される。
【００４４】図１２におけるＳＷ２７の内部は対局に
データを出力する部分と、対局から入力されたデータを
処理する部分とで異なる構成になっている。図１６が対
局へデータを出力する部分の構成を示すのに対して、対
局から入力されたデータを処理する部分は図２０に示さ
れる。同図において、その部分は３つのツーポートＲＡ
Ｍ５１，５２、および５３と、カウンタ５４から構成さ
れている。これらのツーポートＲＡＭのうち、５１は入
力されるデータのうちＢ′チャネルのデータ（ｇ）をサ
ブレート交換トランク１１側に出力し、５２はＤ′チャ
ネルデータ（ｈ）をＤ′チャネル終端部２６に出力する
ためのものであり、また５３はこれらのツーポートＲＡ
Ｍ５１，５２に対する書込みアドレスなどを与えるもの
である。
【００４５】図２１は図２０のＳＷの動作の説明図で
ある。同図においてＳＷ２８から入力されたデータ
（ｊ）は、図２０においてツーポートＲＡＭ５３の出力
Ｄ0 〜Ｄ7 の指定する書込みアドレスに応じて書き込ま
れる。ツーポートＲＡＭ５３のデータ出力Ｄ8 （Ｍ）に
よって、どちらのツーポートＲＡＭ５１，５２にデータ
が書き込まれるかが決定される。これらのＲＡＭ５１，
５２に書き込まれたデータは、16進カウンタ５４の出力
（Ｋ）によって与えられる読出しアドレスに応じて
（ｇ），（ｈ）として出力される。
【００４６】図２２は対局からのデータ入力に対するサ
ブレート交換トランク１１内のＳＷ２３の構成ブロッ
ク図である。同図において、データの方向が異なる点を
除いて、その構成は図１４と全く同じである。
【００４７】図２３は対局から入力されたデータに対す
るＳＷの動作の説明図である。この図に関しては、対
局へのデータ出力時の図１３、および図１５の動作が逆
になるだけであり、その詳しい説明を省略する。
【００４８】以上の説明においては、例えば第１の発明
に対しては図３のサブレート交換トランク１１の内部で
低速端末からのデータがＳＷ２３によってＢ′チャネ
ルのデータとして１つのタイムスロット内にまとめられ
るものとしたが、このサブレート交換トランクについて
はその構成が全く異なる他の実施例を用いることも可能
である。図２４はそのようなサブレート交換トランクの
他の実施例の構成ブロック図である。
【００４９】この場合のサブレート交換トランクの機能
としては、交換ネットワーク経由で接続されている複数
の低速データ端末からのデータ中の有効データのみを取
り出し、８ビットからなる１チャネルのタイムスロット
の中にこれらの有効データのみを多重して、対局へ送信
する。対局側では、逆にサブレート交換トランクによっ
て、有効データのみが多重されてきた８ビットのデータ
を、低速データ端末に対してビット単位で分離する。
【００５０】この場合のシステムとしては、対局との間
でＤチャネル等の共通線信号方式によって、各低速デー
タ端末の情報、例えば通信速度等の情報やデータを多重
しているビット位置を通知し、この情報からサブレート
交換トランクにおいて、多重／分離を行って、各低速デ
ータ端末相互間の通信を可能にする。
【００５１】このサブレート交換トランクの構成をより
詳細に説明すると、図２４に示すように、サブレート交
換トランク６３は、パラレルアウトプットシリアルシフ
トレジスタ６４、複数個のフリップフロップ（ラッチ回
路）６５−１〜６５−ｎ、複数個の８ビットシフトレジ
スタ６６−１〜６６−ｎおよびタイミングジェネレータ
６７を有して構成されている。
【００５２】パラレルアウトプットシリアルシフトレジ
スタ６４は、低速データ端末側からのシリアルデータを
８ビットのパラレルデータａ〜ｈに変換して出力するも
のであり、各フリップフロップ６５−１〜６５−ｎは、
シフトレジスタ６４からの８ビットパラレル出力をラッ
チするものであり、各シフトレジスタ６６−１〜６６−
ｎは、それぞれフリップフロップ６５−１〜６５−ｎか
ら出力を受けるものであり、タイミングジェネレータ６
７は、後述するごとく、ラインプロセッサ６９からの情
報に基づいて、シフトレジスタ６４、フリップフロップ
６５−１〜６５−ｎおよび、シフトレジスタ６６−１〜
６６−ｎへの所要のタイミングクロックＴＣ１〜ＴＣ６
を作成・供給するものである。
【００５３】上述のごとく構成されたサブレート交換ト
ランク６３の多重／分離動作を図２５に示すタイミング
チャートに従って説明する。本実施例では、時分割ディ
ジタル交換機におけるダウンハイウェイ（ＤＨＷ）から
の、各低速データ端末からのデータと、例えば対局から
の多重化されたデータとからなる、３２タイムスロット
８ビットのデータ、すなわち256 ビットのシリアルデー
タは、パラレルアウトプットシリアルシフトレジスタ６
４に順次書き込まれてゆく。
【００５４】まず、例として、ダウンハイウェイ（ＤＨ
Ｗ）から受信した３２タイムスロットのデータ列Ｌ１の
中のＴＳ０の（Ａ０，Ａ１）と、ＴＳ１の（Ｂ０，Ｂ
１，Ｂ２，Ｂ３）と、ＴＳ２の（Ｃ０，Ｃ１）とのデー
タをＴＳ４に圧縮・多重してアップハイウェイ（ＵＨ
Ｗ）へ出力する手順を説明する。
【００５５】データ列Ｌ１中における圧縮すべきデータ
の存在するタイムスロット位置および圧縮すべきデータ
のタイムスロット位置は、図示しないコールプロセッサ
（ＣＰＲ）からラインプロセッサ（ＬＰＲ）６９へ通知
され、このラインプロセッサ６９は、圧縮すべきデータ
の部分および圧縮すべきタイムスロットの位置をタイミ
ングジェネレータ６７に設定することにより、このタイ
ミングジェネレータ６７にて、タイミングクロックＴＣ
１，ＴＣ３，ＴＣ４が作成される。ＴＣ１は圧縮すべき
データ位置を示すもの、ＴＣ３は８個のデータが集ま
り、フリップフロップにラッチすべきタイミングを示す
もの、ＴＣ４は８個のデータをタイムスロットＴＳ４へ
多重するためのタイミングを示すものである。
【００５６】そして、タイミングクロックＴＣ１と、交
換機内部のもとのクロックＣＬＫとの論理積により、タ
イミングクロックＴＣ２（データの打ち抜きタイミン
グ）を作成し、このタイミングクロックＴＣ２によって
パラレルアウトプットシリアルシフトレジスタ（Ｓ→Ｐ
１）６４を動作させ、このシフトレジスタ６４の８ビッ
トのパラレルデータ出力ａ〜ｈを、タイミングクロック
ＴＣ３にて例えばフリップフロップ（Ｆ／Ｆｍ）６５−
ｍにラッチした後、ラッチしたデータをシフトレジスタ
（Ｐ→Ｓｍ）６６−ｍを用いてタイミングクロックＴＣ
４でアップハイウェイ（ＵＨＷ）へ送出する。
【００５７】このようにして、データ（Ａ０，Ａ１，Ｂ
０，Ｂ１，Ｂ２，Ｂ３，Ｃ０，Ｃ１）をタイムスロット
ＴＳ４に圧縮することができる。なお、図２４において
フリップフロップ６５とシフトレジスタ６６がｎ個存在
する理由は、圧縮すべきデータの個数が多いときに対応
するためである。例えばＴＳ０からＴＳ１１内に圧縮す
べきデータが２個ずつあり、これら24個のデータをＴＳ
２９からＴＳ３１で出力すべき場合にはフリップフロッ
プ６５とシフトレジスタ６６はそれぞれ３個ずつ必要と
なる。
【００５８】次に、サブレート交換のデータを分離（伸
張）する手順について説明する。例として、ダウンハイ
ウェイ（ＤＨＷ）から受信した３２タイムスロットのデ
ータ列Ｌ１の中のＴＳ３の（Ｄ０，Ｄ１，Ｅ０，Ｅ１，
Ｅ２，Ｅ３，Ｆ０，Ｆ１）のうち、データ（Ｄ０，Ｄ
１）をタイムスロットＴＳ５へ伸張してアップハイウェ
イ（ＵＨＷ）へ送出する手順を説明する。
【００５９】データ列Ｌ１中における伸張すべきデータ
の存在するタイムスロット位置および伸張すべきタイム
スロット位置は、図示しないコールプロセッサ（ＣＰ
Ｒ）からラインプロセッサ（ＬＰＲ）６９へ通知され、
このラインプロセッサ６９は、伸張すべきデータの部分
および伸張すべきタイムスロットの位置をタイミングジ
ェネレータ６７に設定することにより、このタイミング
ジェネレータ６７にて、タイミングクロックＴＣ１，Ｔ
Ｃ５，ＴＣ６が作成される。ＴＣ１は伸張すべきデータ
位置を示すもの、ＴＣ５はフリップフロップにラッチす
べきタイミングを示すもの、ＴＣ６は分離すべきデータ
のタイミング（ここではＤ０，Ｃ１の出力位置）を示す
ものである。
【００６０】そして、タイミングクロックＴＣ１と、交
換機内部のもとのクロックＣＬＫとの論理積により、タ
イミングクロックＴＣ２（データの打ち抜きタイミン
グ）を作成し、このタイミングクロックＴＣ２によって
パラレルアウトプットシリアルシフトレジスタ６４を動
作させ、このシフトレジスタ６４の８ビットのパラレル
データ出力ａ〜ｈを、タイミングクロックＴＣ５にて前
述のフリップフロップ６５−ｍと異なるフリップフロッ
プ（Ｆ／Ｆｎ）６５−ｎにラッチした後、ラッチしたデ
ータをシフトレジスタ（Ｐ→Ｓｎ）６６−ｎを用いてタ
イミングクロックＴＣ６でアップハイウェイ（ＵＨＷ）
へ送出する。
【００６１】このようにして、データ（Ｄ０，Ｄ１）を
タイムスロットＴＳ５に伸張することができる。以降、
データ（Ｅ０，Ｅ１，Ｅ２，Ｅ３）や（Ｆ０，Ｆ１）の
伸張も同様にして行われる。
【００６２】以上の説明においては、図１３〜図２３で
用いた例を除いては、基本的に伝送路の回線数を２４チ
ャネルとし、２３Ｂ＋Ｄのフレーム形式の伝送路を利用
するものとしたが、図２９に示したような企業内のネッ
トワークとしては既存の伝送路として、例えば５Ｂ＋
Ｄ，７Ｂ＋Ｄなどの各種の形式の伝送路が用いられてい
る。そこでこのような各種の伝送路が用いられている場
合に対しての、本発明のサブレート制御チャネル交換方
式の適用について次に説明する。
【００６３】図２６はそのような各種の伝送路を用いた
通信システムの全体構成ブロック図である。同図におい
て、例えば図示しない複数の端末を収容する構内交換装
置（ＰＢＸ）７２−１からのデータは、ディジタル多重
インタフェース７４−１を介して伝送装置７３−１に伝
送され、伝送装置７３−１から伝送装置７３−２に対し
ては５Ｂ＋Ｄの第１方路７５−１を介して、また伝送装
置７３−３に対しては４Ｂ＋Ｄの第２方路７５−２を介
して伝送され、それぞれ２つのＰＢＸ７２−２、および
７３−３に接続された図示しない端末に伝送される。
【００６４】図２６において伝送装置７３−１に対して
は他の伝送装置との間で５本の方路が接続されており、
ＰＢＸ７２−１と伝送装置７３−１との間のディジタル
多重インタフェース７４−１は合計２６Ｂ＋５Ｄという
ような、ｍＢ＋ｎＤの任意の形式を持たなければならな
いことになる。
【００６５】このためには、例えばＰＢＸ７２−１から
伝送装置７３−１への伝送路が図３におけるＩＳＤＮ中
継線に対応するものとして、ＰＢＸ７２−１の内部に設
けられるＩＳＤＮ中継線トランク１２においてｍＢ＋ｎ
Ｄの形式のフレームをＩＳＤＮ中継線に対して出力しな
ければならないことになる。これを実現するためのＩＳ
ＤＮ中継線トランクの基本構成を図２７に示す。これは
送信側の構成である。
【００６６】ＩＳＤＮにおいては、各ユーザの情報は、
特には図示しない端末から図２６のＰＢＸ７２に、図２
７のに示すような形式でＢチャネルのタイムスロット
に多重化されて、Ｂチャネル信号Ｂｃｈとして入力して
くる。
【００６７】一方、送信側のソフトウェア処理８０によ
りＰＢＸ内で生成される呼制御信号等の制御信号８２
は、複数Ｄｃｈ処理回路７６に入力し、ここでＨＤＬＣ
（ハイレベルデータリンク手順）形式のフレーム信号８
３が組み立てられる。ここで回路７６に図３のサブレー
ト交換トランク１１からのＢ′チャネル信号を入力させ
ることにより、端末側から入力されたＢチャネル信号の
空チャネルの適当な位置に制御データとともにＢ′チャ
ネルデータを多重することが可能となる。なお、この複
数Ｄチャネル処理回路７６は図３のＳＷ２７のように
ビット単位の交換が可能なスイッチを内部に持つものと
する。
【００６８】このフレーム信号８３は、ディジタル多重
回路７７を介して図２７のＤチャネル信号Ｄｃｈとし
て出力される。この信号と、前述の図２７の形式のＢ
チャネル信号Ｂｃｈは、Ｄｃｈ挿入用セレクタ７９にお
いて多重化され、同図のｍＢ＋ｎＤの形式の多重化信
号がディジタル多重インタフェース７４から伝送路７３
（図２６参照）へ出力される。
【００６９】ここで、Ｄｃｈ挿入用セレクタ７９は、Ｄ
ｃｈ挿入タイミング発生回路７８から出力されるタイミ
ング信号８４がアクティブとなるタイミングで、ディジ
タル多重回路７７からのＤチャネル信号Ｄｃｈを選択
し、それ以外のタイミングではＢチャネル信号Ｂｃｈを
選択する。
【００７０】上記構成において、ディジタル多重回路７
７及びＤｃｈ挿入タイミング発生回路７８は、ソフトウ
ェア制御８１によって動作が制御される。次に、図２８
は制御信号をディジタル多重インタフェース７４から分
離する受信側の構成である。
【００７１】図２８ののｍＢ＋ｎＤの形式で入力して
くる多重化信号のうち、Ｂチャネル信号ＢｃｈはＰＢＸ
７２から特には図示しない端末にそのまま転送される。
一方、Ｄチャネル信号Ｄｃｈは、ソフトウェア制御８６
の制御下で動作するディジタル多重分離回路８８におい
てＢチャネル信号Ｂｃｈから分離され、フレーム信号８
３として抽出される。
【００７２】このフレーム信号８３は、複数Ｄｃｈ処理
回路８５に入力して、前述の複数Ｄｃｈ処理回路７６
（図２７）と全く逆の処理により制御信号８２とサブレ
ート交換トランク１１に出力されるＢ′チャネル信号と
に分解される。
【００７３】この制御信号８２は受信側のソフトウェア
処理８７により処理され、呼制御等が行われる。
【００７４】
【発明の効果】以上詳細に説明したように、本発明によ
ればＩＳＤＮ中継線においてＤチャネルのデータの伝送
に際して64kbpsの速度を必要としない場合には、その伝
送速度を32kbps、または16kbpsに制限することによっ
て、Ｄチャネルに対応するタイムスロット内の余ったビ
ットを圧縮された音声データの伝送等に使用することが
でき、チャネルの有効利用が可能となる。また本発明を
２３Ｂ＋Ｄというような公衆網での伝送方式だけでな
く、例えば５Ｂ＋Ｄ，７Ｂ＋Ｄというような既存の伝送
路に適用することも可能である。
【図面の簡単な説明】
【図１】第１の発明の原理ブロック図である。
【図２】第２の発明の原理ブロック図である。
【図３】第１の発明の実施例の構成を示すブロック図で
ある。
【図４】第２の発明の実施例の構成を示すブロック図で
ある。
【図５】本発明におけるチャネル構成の実施例を示す図
である。
【図６】第１の発明における信号の流れを説明する図で
ある。
【図７】図６における対局への出力データの流れを説明
する図である。
【図８】図６における対局からの入力データの流れを説
明する図である。
【図９】第２の発明における信号の流れを説明する図で
ある。
【図１０】図９における対局への出力データの流れを説
明する図である。
【図１１】図９における対局からの入力データの流れを
説明する図である。
【図１２】第１の発明における信号の流れをさらに詳細
に説明するための図である。
【図１３】図１２におけるＳＷへのデータ入力を説明
する図（対局への出力時）である。
【図１４】図１２におけるＳＷの実施例の構成を示す
ブロック図（対局への出力時）である。
【図１５】図１４のＳＷの動作を説明する図である。
【図１６】図１２におけるＳＷの実施例の構成を示す
ブロック図（対局への出力時）である。
【図１７】図１６のＳＷの動作を説明する図である。
【図１８】図１２におけるＳＷの動作を説明する図
（対局への出力時）である。
【図１９】図１２におけるＳＷの動作を説明する図
（対局からの入力時）である。
【図２０】図１２におけるＳＷの実施例の構成を示す
ブロック図（対局からの入力時）である。
【図２１】図２０のＳＷの動作を説明する図である。
【図２２】図１２におけるＳＷの実施例の構成を示す
ブロック図（対局からの入力時）である。
【図２３】図２２のＳＷの動作を説明する図である。
【図２４】サブレート交換トランクの他の実施例の構成
を示すブロック図である。
【図２５】図２４のサブレート交換トランクの動作を説
明するタイミングチャートである。
【図２６】各種の方式の伝送路を用いる通信システムの
構成を示すブロック図である。
【図２７】図２６に対応するＩＳＤＮ中継線トランク
（送信側）の基本構成を示すブロック図である。
【図２８】図２６に対応するＩＳＤＮ中継線トランク
（受信側）の基本構成を示すブロック図である。
【図２９】企業内の通信ネットワークの構成例を示す図
である。
【図３０】従来の交換方式における多重化構成を示す既
存図である。
【図３１】従来の交換方式における各チャネルのビット
構成の例を示す図である。
【図３２】従来のＩＳＤＮ中継線トランクの構成を示す
ブロック図である。
【図３３】図３２における信号の流れを説明する図であ
る。
【符号の説明】
１０ 交換ネットワーク １１，１６ サブレート交換トランク １２，１９，３３ ＩＳＤＮ中継線トランク １３，１８ ビット単位交換用スイッチング手
段 １７ Ｄ′チャネル終端手段 ２１ コールプロセッサ（ＣＰＲ） ２２，２５ ラインプロセッサ（ＬＰＲ） ２３ スイッチ（ＳＷ） ２６，３１ Ｄ′チャネル終端部 ２７ スイッチ（ＳＷ） ２８ スイッチ（ＳＷ） ２９ ＰＲＩ（プライマリレートインタ
フェース）終端部 ３０ サブレートＤチャネルトランク ３２ スイッチ（ＳＷ） ３４ スイッチ（ＳＷ） ３５ Ｄチャネル終端部

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の低速端末から交換ネットワーク
    （１０）を介して入力された低速データから有効ビット
    のみを抽出し、ＩＳＤＮ網における所定ビット数から成
    る１チャネルに対応するタイムスロット内に多重し、ま
    た逆処理によって有効データを分離するサブレート交換
    トランク（１１）を備えたＩＳＤＮ網において、 該交換ネットワーク（１０）を介して入力される相手端
    末側への通信データと制御データとを多重して対局側に
    出力するＩＳＤＮ中継線トランク（１２）の内部に、該
    制御データと前記サブレート交換トランク（１１）から
    出力されるデータとを前記タイムスロット中に多重する
    ビット単位交換用スイッチング手段（１３）を備えたこ
    とを特徴とするサブレート制御チャネル交換方式。
  2. 【請求項２】 前記ＩＳＤＮ中継線トランク（１２）
    が、前記ビット単位交換用スイッチング手段（１３）を
    構成する第１のスイッチ（２７）と、 該第１のスイッチ（２７）の出力と前記交換用ネットワ
    ーク（１０）を介して入力される、前記通信データを構
    成するＢチャネルデータとを多重する第２のスイッチ
    （２８）と、 該第１のスイッチ（２７）に対して前記所定ビット数に
    満たない制御データをＤ′チャネルデータとして出力す
    るＤ′チャネル終端部（２６）と、 ＩＳＤＮ一次群速度インタフェース（プライマリレート
    インタフェース、ＰＲＩ）を終端するＰＲＩ終端部（２
    ９）と、 該Ｄ′チャネル終端部（２６）、第１のスイッチ（２
    ７）、第２のスイッチ（２８）、およびＰＲＩ終端部
    （２９）の動作を制御する第１のラインプロセッサ（２
    ５）とを備え、 前記サブレート交換トランク（１１）が、前記低速デー
    タから有効ビットのみを抽出し、ＩＳＤＮ網における所
    定ビット数から成る１チャネルに対応するタイムスロッ
    ト内に多重し、また逆処理によって有効データを分離す
    る第３のスイッチ（２３）と、 該第３のスイッチ（２３）を制御する第２のラインプロ
    セッサ（２２）とを備えたことを特徴とする請求項１記
    載のサブレート制御チャネル交換方式。
  3. 【請求項３】 前記第３のスイッチ（２３）の送信側
    が、前記低速データを格納する第１のツーポートランダ
    ムアクセスメモリ（ＲＡＭ）（４０）と、 前記第２のラインプロセッサ（２２）から与えられたデ
    ータを格納し、該データを該ツーポートＲＡＭ（４０）
    に対する読出しアドレスとして出力する第２のツーポー
    トＲＡＭ（４１）と、 該第１のツーポートＲＡＭ（４０）に対して書込みアド
    レスを、第２のツーポートＲＡＭ（４１）に対して読出
    しアドレスを出力するカウンタ（４２）とを備えたこと
    を特徴とする請求項２記載のサブレート制御チャネル交
    換方式。
  4. 【請求項４】 前記第１のスイッチ（２７）の送信側が
    前記Ｄ′チャネル終端部（２６）の出力と、前記サブレ
    ート交換トランク（１１）の出力とを格納する第１のツ
    ーポートＲＡＭ（４５）と、 該ツーポートＲＡＭ（４５）に格納された該Ｄ′チャネ
    ル終端部（２６）の出力と、該サブレート交換トランク
    （１１）の出力とのいずれかを選択して前記第２のスイ
    ッチ（２８）に出力するセレクタ（４８）と、 前記第１のラインプロセッサ（２５）から与えられたデ
    ータを格納し、該データの一部を該ツーポートＲＡＭ
    （４５）に対する読出しアドレスとして、また該一部以
    外を該セレクタ（４８）に対する選択制御信号として出
    力する第２のツーポートＲＡＭ（４６）と、 該第１のツーポートＲＡＭ（４５）に対して書込みアド
    レスを、第２のツーポートＲＡＭ（４６）に対して読出
    しアドレスを出力するカウンタ（４７）とを備えたこと
    を特徴とする請求項２記載のサブレート制御チャネル交
    換方式。
  5. 【請求項５】 前記第１のスイッチ（２７）の受信側
    が、前記第２のスイッチ（２８）からの出力が格納さ
    れ、前記低速データのうちの有効ビットのみが多重され
    たタイムスロットのデータを前記サブレート交換トラン
    ク（１１）に出力する第１のツーポートＲＡＭ（５１）
    と、 該第２のスイッチ（２８）からの出力が格納され、前記
    Ｄ′チャネル終端部（２６）に制御データを出力する第
    ２のツーポートＲＡＭ（５２）と、 前記第１のラインプロセッサ（２５）から与えられたデ
    ータを格納し、該データを該第１、第２のツーポートＲ
    ＡＭ（５１，５２）に対する書込みアドレスとして与え
    る第３のツーポートＲＡＭ（５３）と、 該第１、第２、および第３のツーポートＲＡＭ（５１，
    ５２および５３）のそれぞれに対して読出しアドレスを
    出力するカウンタ（５４）とを備えたことを特徴とする
    請求項２記載のサブレート制御チャネル交換方式。
  6. 【請求項６】 前記第３のスイッチ（２３）の受信側
    が、前記端末側に出力すべき低速データを格納する第１
    のツーポートランダムアクセスメモリ（ＲＡＭ）（５
    ６）と、 前記第２のラインプロセッサ（２２）から与えられたデ
    ータを格納し、該データを該ツーポートＲＡＭ（５６）
    に対する書込みアドレスとして出力する第２のツーポー
    トＲＡＭ（５７）と、 該第１のツーポートＲＡＭ（５６）、および第２のツー
    ポートＲＡＭ（５７）に対して読出しアドレスを出力す
    るカウンタ（５８）とを備えたことを特徴とする請求項
    ２記載のサブレート制御チャネル交換方式。
  7. 【請求項７】 前記サブレート交換トランク（１１）
    が、前記低速端末側からのシリアルデータを前記所定ビ
    ット数（ｎビット）のパラレルデータに変換して出力す
    るパラレルアウトプットシリアルシフトレジスタ（６
    ４）と、 該パラレルアウトプットシリアルシフトレジスタ（６
    ４）からのｎビットパラレル出力をラッチするラッチ回
    路（６５）と、 該ラッチ回路（６５）からの出力を格納するｎビットシ
    フトレジスタ（６６）と、 該パラレルアウトプットシリアルシフトレジスタ（６
    ４）、ラッチ回路（６５）、およびシフトレジスタ（６
    ６）に対してタイミング信号を供給するタイミングジェ
    ネレータ（６７）を備えたことを特徴とする請求項１記
    載のサブレート制御チャネル交換方式。
  8. 【請求項８】 前記ＩＳＤＮ中継線トランク（１２）の
    送信側が、前記ビット単位交換用スイッチング手段（１
    ３）を有し、複数個のＤチャネルに対して制御データと
    前記サブレート交換トランク（１１）の出力データとを
    多重してＨＤＬＣ形式のフレーム信号を組み立てる複数
    Ｄチャネル処理回路（７６）と、 該複数Ｄチャネル処理回路（７６）の出力するフレーム
    信号を一時的に保持するメモリを有するディジタル多重
    回路（７７）と、 該ディジタル多重回路（７７）の出力と前記交換ネット
    ワーク（１０）を介して入力されたＢチャネルデータと
    のいずれかを選択して対局側に出力するセレクタ（７
    ９）と、 該セレクタ（７９）に該ディジタル多重回路（７７）の
    出力を選択させるタイミング信号を出力するＤチャネル
    挿入タイミング発生回路（７８）とを備えたことを特徴
    とする請求項１記載のサブレート制御チャネル交換方
    式。
  9. 【請求項９】 前記ＩＳＤＮ中継線トランク（１２）の
    受信側が、対局側から入力されたフレーム内の複数個の
    Ｄチャネルを一時的に保持するメモリを有するディジタ
    ル多重分離回路（８８）と、 該ディジタル多重分離回路（８８）の出力する複数個の
    Ｄチャネル内の制御データと、前記サブレート交換トラ
    ンク（１１）に出力すべきデータとを分離する複数Ｄチ
    ャネル処理回路（８５）とを備えたことを特徴とする請
    求項１記載のサブレート制御チャネル交換方式。
  10. 【請求項１０】 前記ＩＳＤＮ中継線トランク（１２）
    の送信側から受信側に伝送されるフレームが、複数のグ
    ループに分けられたｍ個のＢチャネルデータの各グルー
    プの間に、ｎ個のＤチャネルデータの１個以上ずつが挿
    入されたｍＢ＋ｎＤ（ｍ，ｎは共に整数）の形式である
    ことを特徴とする請求項８、または９記載のサブレート
    制御チャネル交換方式。
  11. 【請求項１１】 複数の低速端末から交換ネットワーク
    （１０）を介して入力された低速データから有効ビット
    のみを抽出し、ＩＳＤＮ網における所定ビット数から或
    る１チャネルに対応するタイムスロット内に多重し、ま
    た逆処理によって有効データを分離するサブレート交換
    トランク（１６）を備えたＩＳＤＮ網において、 該サブレート交換トランク（１６）が、前記所定ビット
    数に満たない制御データの伝送信号としてのＤ′チャネ
    ルデータを終端するＤ′チャネル終端手段（１７）と、 該Ｄ′チャネル終端手段（１７）の出力と前記低速デー
    タ内の有効ビットとを前記タイムスロット中に多重する
    ビット単位交換用スイッチング手段（１８）とを備えた
    ことを特徴とするサブレート制御チャネル交換方式。
  12. 【請求項１２】 前記サブレート交換トランク（１６）
    が、サブレートＤチャネルトランク（３０）によって構
    成され、前記Ｄ′チャネル終端手段（１７）を構成する
    Ｄ′チャネル終端部（３１）と、前記ビット単位交換用
    スイッチング手段（１８）を構成するスイッチ（３２）
    と、該Ｄ′チャネル終端部（３１）とスイッチ（３２）
    との動作を制御するラインプロセッサ（２２）とを備え
    たことを特徴とする請求項１１記載のサブレート制御チ
    ャネル交換方式。
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