JP2923427B2 - メモリを有するａｔｍ交換装置 - Google Patents
メモリを有するａｔｍ交換装置Info
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Description
【０００１】
【産業上の利用分野】この発明はディジタル交換装置に
関し、特には、ＡＴＭセルを格納するためのバッファ・
メモリ装置に関する。
関し、特には、ＡＴＭセルを格納するためのバッファ・
メモリ装置に関する。
【０００２】
【従来の技術】従来知られているＡＴＭ交換装置は、Ａ
ＴＭセルのバッファ・メモリの容量が制限されているた
めに、大量のデータを、広いバンド幅で且つ低いＡＴＭ
セル損失率で取り扱うことができなかった。従って、Ａ
ＴＭセルのバッファ・メモリの容量を増大するには、上
記従来のＡＴＭ交換装置に追加のメモリ回路カードが必
要とされることとなろう。
ＴＭセルのバッファ・メモリの容量が制限されているた
めに、大量のデータを、広いバンド幅で且つ低いＡＴＭ
セル損失率で取り扱うことができなかった。従って、Ａ
ＴＭセルのバッファ・メモリの容量を増大するには、上
記従来のＡＴＭ交換装置に追加のメモリ回路カードが必
要とされることとなろう。
【０００３】このような従来のＡＴＭ交換装置では、い
わゆるビット・スライス操作が使用されることになって
いる場合には、ＡＴＭセルの経路選択制御情報が上記交
換装置を有する複数枚の回路カード中に分散されること
となろう。従って、それらの分散された経路選択制御情
報を寄せ集めるために、それら複数枚の回路カードの間
に双方向通信リンクが必要である。このことはまた、設
備上と費用上との両方の観点から好ましくない、多数の
双方向通信リンクを必要とすることになる。
わゆるビット・スライス操作が使用されることになって
いる場合には、ＡＴＭセルの経路選択制御情報が上記交
換装置を有する複数枚の回路カード中に分散されること
となろう。従って、それらの分散された経路選択制御情
報を寄せ集めるために、それら複数枚の回路カードの間
に双方向通信リンクが必要である。このことはまた、設
備上と費用上との両方の観点から好ましくない、多数の
双方向通信リンクを必要とすることになる。
【０００４】
【発明が解決しようとする課題】本発明は、複数枚の回
路カード中に分散された経路選択制御情報を寄せ集める
ために、それら複数枚の回路カードの間に双方向通信リ
ンクを必要とせず、設備上と費用上との両方の観点から
好ましくない多数の双方向通信リンクを必要とすること
がないディジタル交換装置を提供することを目的とす
る。
路カード中に分散された経路選択制御情報を寄せ集める
ために、それら複数枚の回路カードの間に双方向通信リ
ンクを必要とせず、設備上と費用上との両方の観点から
好ましくない多数の双方向通信リンクを必要とすること
がないディジタル交換装置を提供することを目的とす
る。
【０００５】データのＡＴＭ伝送はＡＴＭセル毎のベー
スで為され、各ＡＴＭセルには固定長のパケットを搬送
するために、所定のバイト数が包含されている。従っ
て、上記ＡＴＭの情況では「セル」及び「パケット」な
る用語は互いに取り替え可能に使用される。
スで為され、各ＡＴＭセルには固定長のパケットを搬送
するために、所定のバイト数が包含されている。従っ
て、上記ＡＴＭの情況では「セル」及び「パケット」な
る用語は互いに取り替え可能に使用される。
【０００６】
【課題を解決するための手段】バッファ・メモリの容量
に関する従来のＡＴＭ交換装置の問題は、本発明の原理
に従い、１枚の主回路カードと複数枚のいわゆる従回路
カードとを有する複数枚の回路カードを使用し、且つ、
上記ＡＴＭセルの全経路選択制御情報が直接上記主回路
カードへ供給される内部ＡＴＭセル・フォーマットを使
用することにより、解決される。これにより、上記主回
路カードは上記ＡＴＭセルの経路選択制御情報を使用し
てその主回路カード及び上記複数枚の従回路カードの各
々のバッファ・メモリ記憶場所へのデータの書き込み及
びそれらバッファ・メモリ記憶場所からのデータの読み
出しを制御する。それら複数枚の従回路カードの制御に
は、上記主回路カードからそれら従回路カードへ制御情
報を伝達する一方向通信リンクが必要とされるだけであ
る。
に関する従来のＡＴＭ交換装置の問題は、本発明の原理
に従い、１枚の主回路カードと複数枚のいわゆる従回路
カードとを有する複数枚の回路カードを使用し、且つ、
上記ＡＴＭセルの全経路選択制御情報が直接上記主回路
カードへ供給される内部ＡＴＭセル・フォーマットを使
用することにより、解決される。これにより、上記主回
路カードは上記ＡＴＭセルの経路選択制御情報を使用し
てその主回路カード及び上記複数枚の従回路カードの各
々のバッファ・メモリ記憶場所へのデータの書き込み及
びそれらバッファ・メモリ記憶場所からのデータの読み
出しを制御する。それら複数枚の従回路カードの制御に
は、上記主回路カードからそれら従回路カードへ制御情
報を伝達する一方向通信リンクが必要とされるだけであ
る。
【０００７】
【実施例】図１はメモリによる交換装置１００を概略的
に示すブロック・ダイヤグラムである。このメモリによ
る交換装置１００は、本実施例では、複数個の５６バイ
ト内部的ＡＴＭセル生成源ユニット、即ち、各５６バイ
ト内部ＡＴＭセル生成源１０１-１乃至１０１-８を有す
る、着信インタフェース段を有する８×８規模の交換装
置である。各５６バイト内部ＡＴＭセル生成源１０１-
１乃至１０１-８は、それぞれ各入力端１０２-１乃至１
０２-８を介して標準の５３バイトＡＴＭセルを搬送す
ることが可能な種類の着信ディジタル信号を供給され
る。それらの着信ディジタル信号は、そのペイロードエ
ンベロープ（payload envelope）で上記のようなＡＴＭ
セルを搬送することが可能な幾つかの信号のうちの一つ
とすることができる。例えば、そのディジタル信号を、
同期ディジタル・ハイアラーキ（Synchronous Digital
Hierarchy；ＳＤＨ）信号かＳＯＮＥＴ（Synchronous O
ptical NETwork）信号、または同様な信号とすることが
できよう。
に示すブロック・ダイヤグラムである。このメモリによ
る交換装置１００は、本実施例では、複数個の５６バイ
ト内部的ＡＴＭセル生成源ユニット、即ち、各５６バイ
ト内部ＡＴＭセル生成源１０１-１乃至１０１-８を有す
る、着信インタフェース段を有する８×８規模の交換装
置である。各５６バイト内部ＡＴＭセル生成源１０１-
１乃至１０１-８は、それぞれ各入力端１０２-１乃至１
０２-８を介して標準の５３バイトＡＴＭセルを搬送す
ることが可能な種類の着信ディジタル信号を供給され
る。それらの着信ディジタル信号は、そのペイロードエ
ンベロープ（payload envelope）で上記のようなＡＴＭ
セルを搬送することが可能な幾つかの信号のうちの一つ
とすることができる。例えば、そのディジタル信号を、
同期ディジタル・ハイアラーキ（Synchronous Digital
Hierarchy；ＳＤＨ）信号かＳＯＮＥＴ（Synchronous O
ptical NETwork）信号、または同様な信号とすることが
できよう。
【０００８】本実施例では、それらＡＴＭセルが当該技
術分野で公知な種類のＳＴＭ-１・ＳＤＨディジタル信
号で搬送されているものと想定されている。なお、上記
標準の５３バイトＡＴＭセルについては１９９２年７月
付けで出されたＣＣＩＴＴ勧告Ｉ．３６１の「Ｂ-ＩＳ
ＤＮ・ＡＴＭ層仕様書」に明示されており、上記ＳＴＭ
-１・ＳＤＨディジタル信号フォーマットについては１
９８８年に出されたＣＣＩＴＴ勧告Ｇ．７０９の「同期
多重化構造（Synchronous Multiplexing Structure）」
に記載されている。表現を簡潔且つ明快にするため、上
記各５６バイト内部ＡＴＭセル生成源１０１に対して単
に１個のＳＴＭ-１ディジタル信号と１個のＡＴＭセル
・ストリームとが図示されており、以下において説明さ
れる。しかし、そのようなＳＴＭ-１ディジタル信号に
よって搬送される幾つかの（例えば１６個の）ＡＴＭセ
ル・ストリームを、内部処理及び交換接続のために、一
緒に複合、即ち、多重化することができることは当該技
術分野の技術者に明白であろう。入力端１０２を介して
供給されている着信ＳＴＭ-１ディジタル信号は、以下
で述べるように、５６バイト内部ＡＴＭセル生成源１０
１で処理され、それぞれ各バス１１５-１乃至１１５-８
及びセル・スライス・インタフェース１０３を介して交
換装置１０４へ拡張５６バイトＡＴＭセルとして出力さ
れる。明示されている如く、各バス１１５は以下で述べ
るように、一連の３０ビット・パラレル・ワードを所定
数のバンドルで供給する。
術分野で公知な種類のＳＴＭ-１・ＳＤＨディジタル信
号で搬送されているものと想定されている。なお、上記
標準の５３バイトＡＴＭセルについては１９９２年７月
付けで出されたＣＣＩＴＴ勧告Ｉ．３６１の「Ｂ-ＩＳ
ＤＮ・ＡＴＭ層仕様書」に明示されており、上記ＳＴＭ
-１・ＳＤＨディジタル信号フォーマットについては１
９８８年に出されたＣＣＩＴＴ勧告Ｇ．７０９の「同期
多重化構造（Synchronous Multiplexing Structure）」
に記載されている。表現を簡潔且つ明快にするため、上
記各５６バイト内部ＡＴＭセル生成源１０１に対して単
に１個のＳＴＭ-１ディジタル信号と１個のＡＴＭセル
・ストリームとが図示されており、以下において説明さ
れる。しかし、そのようなＳＴＭ-１ディジタル信号に
よって搬送される幾つかの（例えば１６個の）ＡＴＭセ
ル・ストリームを、内部処理及び交換接続のために、一
緒に複合、即ち、多重化することができることは当該技
術分野の技術者に明白であろう。入力端１０２を介して
供給されている着信ＳＴＭ-１ディジタル信号は、以下
で述べるように、５６バイト内部ＡＴＭセル生成源１０
１で処理され、それぞれ各バス１１５-１乃至１１５-８
及びセル・スライス・インタフェース１０３を介して交
換装置１０４へ拡張５６バイトＡＴＭセルとして出力さ
れる。明示されている如く、各バス１１５は以下で述べ
るように、一連の３０ビット・パラレル・ワードを所定
数のバンドルで供給する。
【０００９】セル・スライス・インタフェース１０３
は、本実施例では、いわゆる「拡張ＡＴＭセルのスライ
ス」を５６バイト内部ＡＴＭセル生成源１０１から交換
装置１０４へ搬送するための実配線インタフェースであ
る。この目的のため、セル・スライス・インタフェース
１０３は８ビット・スライスを各５６バイト内部ＡＴＭ
セル生成源１０１から従回路カード１０６、１０７及び
１０８中の各バッファ・メモリへ供給し、６ビット・ス
ライスを各５６バイト内部ＡＴＭセル生成源１０１から
主回路カード１０５へ供給するように物理的法則に則っ
て構成されている。なお、上記６ビット・スライスに
は、上記拡張５６バイトＡＴＭセルの４ビットと２個の
反復型ビットとが含有されている。従って、搬送されて
いる各拡張５６バイトＡＴＭセルに対して１６個の３０
ビット・パラレル・ワードが、各５６バイト内部ＡＴＭ
セル生成源１０１から各バス１１５とセル・スライス・
インタフェース１０３とを介して交換装置１０４へ供給
される。
は、本実施例では、いわゆる「拡張ＡＴＭセルのスライ
ス」を５６バイト内部ＡＴＭセル生成源１０１から交換
装置１０４へ搬送するための実配線インタフェースであ
る。この目的のため、セル・スライス・インタフェース
１０３は８ビット・スライスを各５６バイト内部ＡＴＭ
セル生成源１０１から従回路カード１０６、１０７及び
１０８中の各バッファ・メモリへ供給し、６ビット・ス
ライスを各５６バイト内部ＡＴＭセル生成源１０１から
主回路カード１０５へ供給するように物理的法則に則っ
て構成されている。なお、上記６ビット・スライスに
は、上記拡張５６バイトＡＴＭセルの４ビットと２個の
反復型ビットとが含有されている。従って、搬送されて
いる各拡張５６バイトＡＴＭセルに対して１６個の３０
ビット・パラレル・ワードが、各５６バイト内部ＡＴＭ
セル生成源１０１から各バス１１５とセル・スライス・
インタフェース１０３とを介して交換装置１０４へ供給
される。
【００１０】より特殊な例として、５６バイト内部ＡＴ
Ｍセル生成源１０１-１は、各拡張５６バイトＡＴＭセ
ルに対して一連の１６個の３０ビット・パラレル・ワー
ドをバス１１５-１を介して出力する。その最初の８ビ
ット（即ち第一スライス）が従回路カード１０６へ供給
され、上記制御バンドルと２個のタイプ・ビット（ＴＹ
ＰＥ）とを有する次の６ビット（即ち、第二スライス）
が主回路カード１０５へ供給され、次の８ビット（即
ち、第三スライス）が従回路カード１０７へ供給され、
最後の８ビット（即ち、第四スライス）が従回路カード
１０８へ供給される。残りの各５６バイト内部ＡＴＭセ
ル生成源１０１は、同様な方法でそれらの一連の３０ビ
ット・パラレル・ワードを各バス１１５とセル・スライ
ス・インタフェース１０３とを介して交換装置１０４へ
出力する。
Ｍセル生成源１０１-１は、各拡張５６バイトＡＴＭセ
ルに対して一連の１６個の３０ビット・パラレル・ワー
ドをバス１１５-１を介して出力する。その最初の８ビ
ット（即ち第一スライス）が従回路カード１０６へ供給
され、上記制御バンドルと２個のタイプ・ビット（ＴＹ
ＰＥ）とを有する次の６ビット（即ち、第二スライス）
が主回路カード１０５へ供給され、次の８ビット（即
ち、第三スライス）が従回路カード１０７へ供給され、
最後の８ビット（即ち、第四スライス）が従回路カード
１０８へ供給される。残りの各５６バイト内部ＡＴＭセ
ル生成源１０１は、同様な方法でそれらの一連の３０ビ
ット・パラレル・ワードを各バス１１５とセル・スライ
ス・インタフェース１０３とを介して交換装置１０４へ
出力する。
【００１１】上記で明示されているように、交換装置１
０４は１個の主回路カード１０５と複数枚の従回路カー
ド、本実施例では各従回路カード１０６、１０７、１０
８とを有している。交換装置１０４は、実際には、主回
路カード１０５がコントローラ１０９とバッファ・メモ
リ１１０とを有しているメモリによるＡＴＭ交換装置で
ある。各従回路カード１０６、１０７、１０８にはバッ
ファ・メモリ装置が含有されている。技術の応用に於い
て物理的な制約が有るために、上記ＡＴＭセルのデータ
は、本発明に従い、該ＡＴＭセルのデータを効率的に処
理するために必要な所望のメモリ容量を持つために複数
枚のメモリ回路カードを介して「スライス」される必要
がある。上記で明示されているように、本実施例では上
記バッファ・メモリ装置は主回路カード１０５と各従回
路カード１０６、１０７、１０８との中に有る。各従回
路カード１０６、１０７、１０８が１個の拡張５６バイ
トＡＴＭセルのうちの１６バイトに対して１個のバッフ
ァ・メモリ装置を有している一方で、主回路カード１０
５内のバッファ・メモリ１１０はその拡張５６バイトＡ
ＴＭセルの残る８バイトに対して１個のセル用バッファ
・メモリを持っている。従って、交換装置１０４のメモ
リ容量は、本実施例では、１個の拡張５６バイトＡＴＭ
セル分の幅である。
０４は１個の主回路カード１０５と複数枚の従回路カー
ド、本実施例では各従回路カード１０６、１０７、１０
８とを有している。交換装置１０４は、実際には、主回
路カード１０５がコントローラ１０９とバッファ・メモ
リ１１０とを有しているメモリによるＡＴＭ交換装置で
ある。各従回路カード１０６、１０７、１０８にはバッ
ファ・メモリ装置が含有されている。技術の応用に於い
て物理的な制約が有るために、上記ＡＴＭセルのデータ
は、本発明に従い、該ＡＴＭセルのデータを効率的に処
理するために必要な所望のメモリ容量を持つために複数
枚のメモリ回路カードを介して「スライス」される必要
がある。上記で明示されているように、本実施例では上
記バッファ・メモリ装置は主回路カード１０５と各従回
路カード１０６、１０７、１０８との中に有る。各従回
路カード１０６、１０７、１０８が１個の拡張５６バイ
トＡＴＭセルのうちの１６バイトに対して１個のバッフ
ァ・メモリ装置を有している一方で、主回路カード１０
５内のバッファ・メモリ１１０はその拡張５６バイトＡ
ＴＭセルの残る８バイトに対して１個のセル用バッファ
・メモリを持っている。従って、交換装置１０４のメモ
リ容量は、本実施例では、１個の拡張５６バイトＡＴＭ
セル分の幅である。
【００１２】コントローラ１０９は、各従回路カード１
０６、１０７及び１０８のバッファ・メモリとバッファ
・メモリ１１０との両方を時分割交換装置及び共有バッ
ファ装置として動作させる。このコントローラ１０９
は、書き込み制御信号及び読み出し制御信号だけでな
く、着信拡張５６バイトＡＴＭセルを個々のＡＴＭセル
が予定されている交換装置１０４から所期の出力ポート
に対応している各待ち行列メモリへ書き込むためのアド
レスを供する。この目的のため、交換装置１０４には上
記８個の出力ポートと対応する８個の待ち行列バッファ
が含有されている。これらの待ち行列バッファは記憶場
所の連結リスト（linked-lists of memory locations）
であり、その結果、どの記憶場所もそれらを主回路カー
ド１０５の制御の下で何れかの出力ポートの待ち行列バ
ッファへ動的に割付けることが可能である。
０６、１０７及び１０８のバッファ・メモリとバッファ
・メモリ１１０との両方を時分割交換装置及び共有バッ
ファ装置として動作させる。このコントローラ１０９
は、書き込み制御信号及び読み出し制御信号だけでな
く、着信拡張５６バイトＡＴＭセルを個々のＡＴＭセル
が予定されている交換装置１０４から所期の出力ポート
に対応している各待ち行列メモリへ書き込むためのアド
レスを供する。この目的のため、交換装置１０４には上
記８個の出力ポートと対応する８個の待ち行列バッファ
が含有されている。これらの待ち行列バッファは記憶場
所の連結リスト（linked-lists of memory locations）
であり、その結果、どの記憶場所もそれらを主回路カー
ド１０５の制御の下で何れかの出力ポートの待ち行列バ
ッファへ動的に割付けることが可能である。
【００１３】従って、コントローラ１０９は主回路カー
ド１０５及び各従回路カード１０６乃至１０８のバッフ
ァ・メモリの全てに対するアドレスと書き込み制御信号
及び読み出し制御信号とを生成するように作用する。こ
のコントローラ１０９はその結果を上記供給された経路
選択制御信号とタイプ・ビットとを使用して得る。な
お、上記タイプ・ビットが空セルを明示している場合に
は、その空セルに対する上記書き込み制御信号は引き止
められ、その結果、その空セルはバッファ・メモリには
書き込まれなくなる。更にまた、バッファ・メモリ内に
特定の出力ポートへ出力されるべきセルが存在しない場
合は所定のフォーマットを持つセルがコントローラ１０
９の制御の下でその出力ポートへ供給される。
ド１０５及び各従回路カード１０６乃至１０８のバッフ
ァ・メモリの全てに対するアドレスと書き込み制御信号
及び読み出し制御信号とを生成するように作用する。こ
のコントローラ１０９はその結果を上記供給された経路
選択制御信号とタイプ・ビットとを使用して得る。な
お、上記タイプ・ビットが空セルを明示している場合に
は、その空セルに対する上記書き込み制御信号は引き止
められ、その結果、その空セルはバッファ・メモリには
書き込まれなくなる。更にまた、バッファ・メモリ内に
特定の出力ポートへ出力されるべきセルが存在しない場
合は所定のフォーマットを持つセルがコントローラ１０
９の制御の下でその出力ポートへ供給される。
【００１４】上記拡張５６バイトＡＴＭセルは、一連の
１６個の２８ビット・パラレル・ワードとして交換装置
１０４からセル・スライス・インタフェース１１１と各
バス１１６-１乃至１１６-８とを介して出力され、それ
ぞれ各５３バイトＡＴＭセル再構成ユニット１１２-１
乃至１１２-８に再構成される。特に、複数個の８ビッ
ト・スライス（即ち、第一スライス）が、それぞれ、一
つ毎のベースで従回路カード１０６中のバッファ・メモ
リからセル・スライス・インタフェース１１１と各バス
１１６-１乃至１１６-８とを介して各５３バイトＡＴＭ
セル再構成ユニット１１２-１乃至１１２-８へ供給され
る。複数個の４ビット・スライス（即ち、第二スライ
ス）が、それぞれ、主回路カード１０５中のバッファ・
メモリ１１０から一つ毎のベースでセル・スライス・イ
ンタフェース１１１と各バス１１６-１乃至１１６-８と
を介して各５３バイトＡＴＭセル再構成ユニット１１２
-１乃至１１２-８へ供給される。次の複数個の８ビット
・スライス（即ち、第三スライス）が、それぞれ、従回
路カード１０７中のバッファ・メモリから一つ毎のベー
スでセル・スライス・インタフェース１１１と各バス１
１６-１乃至１１６-８とを介して各５３バイトＡＴＭセ
ル再構成ユニット１１２-１乃至１１２-８へ供給され
る。最後の複数個の８ビット・スライス（即ち、第四ス
ライス）が、それぞれ、従回路カード１０８中のバッフ
ァ・メモリから一つ毎のベースでセル・スライス・イン
タフェース１１１と各バス１１６-１乃至１１６-８とを
介して各５３バイトＡＴＭセル再構成ユニット１１２-
１乃至１１２-８へ供給される。明示されている如く、
各バス１１６-１乃至１１６-８は、１個の２８ビット・
パラレル・ワードを各５３バイトＡＴＭセル再構成ユニ
ット１１２-１乃至１１２-８へそれぞれ搬送する。な
お、また、セル・スライス・インタフェース１１１は上
述したように上記拡張５６バイトＡＴＭセルのビットを
バンドルの形ちで搬送する実配線構成のインタフェース
である。
１６個の２８ビット・パラレル・ワードとして交換装置
１０４からセル・スライス・インタフェース１１１と各
バス１１６-１乃至１１６-８とを介して出力され、それ
ぞれ各５３バイトＡＴＭセル再構成ユニット１１２-１
乃至１１２-８に再構成される。特に、複数個の８ビッ
ト・スライス（即ち、第一スライス）が、それぞれ、一
つ毎のベースで従回路カード１０６中のバッファ・メモ
リからセル・スライス・インタフェース１１１と各バス
１１６-１乃至１１６-８とを介して各５３バイトＡＴＭ
セル再構成ユニット１１２-１乃至１１２-８へ供給され
る。複数個の４ビット・スライス（即ち、第二スライ
ス）が、それぞれ、主回路カード１０５中のバッファ・
メモリ１１０から一つ毎のベースでセル・スライス・イ
ンタフェース１１１と各バス１１６-１乃至１１６-８と
を介して各５３バイトＡＴＭセル再構成ユニット１１２
-１乃至１１２-８へ供給される。次の複数個の８ビット
・スライス（即ち、第三スライス）が、それぞれ、従回
路カード１０７中のバッファ・メモリから一つ毎のベー
スでセル・スライス・インタフェース１１１と各バス１
１６-１乃至１１６-８とを介して各５３バイトＡＴＭセ
ル再構成ユニット１１２-１乃至１１２-８へ供給され
る。最後の複数個の８ビット・スライス（即ち、第四ス
ライス）が、それぞれ、従回路カード１０８中のバッフ
ァ・メモリから一つ毎のベースでセル・スライス・イン
タフェース１１１と各バス１１６-１乃至１１６-８とを
介して各５３バイトＡＴＭセル再構成ユニット１１２-
１乃至１１２-８へ供給される。明示されている如く、
各バス１１６-１乃至１１６-８は、１個の２８ビット・
パラレル・ワードを各５３バイトＡＴＭセル再構成ユニ
ット１１２-１乃至１１２-８へそれぞれ搬送する。な
お、また、セル・スライス・インタフェース１１１は上
述したように上記拡張５６バイトＡＴＭセルのビットを
バンドルの形ちで搬送する実配線構成のインタフェース
である。
【００１５】各５３バイトＡＴＭセル再構成ユニット１
１２は、拡張５６バイトＡＴＭセルを有している上記供
給された一連の１６個の２８ビット・パラレル・ワード
に作用して上記標準の５３バイトＡＴＭセルを再構成す
る。なおまた、本実施例では、それら標準の５３バイト
ＡＴＭセルはＳＴＭ-１・ＳＤＨディジタル信号の形ち
で搬送される。ＳＴＭ-１・ＳＤＨディジタル信号の形
ちの出力として搬送されるべき上記再構成された標準の
各５３バイトＡＴＭセルは、上記着信ＳＴＭ-１信号内
で搬送されている着信標準の５３バイトＡＴＭセルから
上記拡張５６バイトＡＴＭセルを生成するために使用さ
れている逆の動作によって抽出される。上記再構成され
た標準の５３バイトＡＴＭセルを搬送する発信ＳＴＭ-
１信号は、それぞれ、各５３バイトＡＴＭセル再構成ユ
ニット１１２-１乃至１１２-８から各出力端１１４-１
乃至１１４-８を介して出力される。
１２は、拡張５６バイトＡＴＭセルを有している上記供
給された一連の１６個の２８ビット・パラレル・ワード
に作用して上記標準の５３バイトＡＴＭセルを再構成す
る。なおまた、本実施例では、それら標準の５３バイト
ＡＴＭセルはＳＴＭ-１・ＳＤＨディジタル信号の形ち
で搬送される。ＳＴＭ-１・ＳＤＨディジタル信号の形
ちの出力として搬送されるべき上記再構成された標準の
各５３バイトＡＴＭセルは、上記着信ＳＴＭ-１信号内
で搬送されている着信標準の５３バイトＡＴＭセルから
上記拡張５６バイトＡＴＭセルを生成するために使用さ
れている逆の動作によって抽出される。上記再構成され
た標準の５３バイトＡＴＭセルを搬送する発信ＳＴＭ-
１信号は、それぞれ、各５３バイトＡＴＭセル再構成ユ
ニット１１２-１乃至１１２-８から各出力端１１４-１
乃至１１４-８を介して出力される。
【００１６】上記で明示されている如く、各５６バイト
内部ＡＴＭセル生成源１０１は拡張５６バイトＡＴＭセ
ルを生成するように作用する。この目的のため、内部５
４バイトＡＴＭセルが着信ＳＴＭ-１信号内で搬送され
ている着信標準の５３バイトＡＴＭセルから生成され
る。このことは、その結果上記着信ＳＴＭ-１信号のク
ロックと等しい内部クロック速度を使用することが可能
となるために必要である。このことは、上記ＳＴＭ-１
信号のペイロード操作に、代表的には利用することがで
きない非標準的なペイロード・クロックを必要とするで
あろうのに対し、その一方で上記ＳＴＭ-１信号のクロ
ック速度は容易に利用できるので重要である。上記内部
５４バイトＡＴＭセルは図２に図示されている。着信信
号のクロック速度と等しい所望の内部クロック速度を使
用することは、ＡＴＭセル内のバイト数を標準の５３バ
イトから５４バイトへ増大し、且つ、内部の空セルを制
御できる状態で生成して上記ＡＴＭセル・ストリーム中
へ書き込むことによって実現される。それら内部の空セ
ルは、所定の整数量の内部５４バイトＡＴＭセルが所定
の期間、即ち、１２５マイクロ秒の間に生成するような
時点で挿入される。そのような内部５４バイトＡＴＭセ
ルを生成するための一つのそのような構成が、ジー・デ
ィ・マーチン（G.D.Martin）とエイチ・ウエダ（H.Ued
a）とにより同時に出願された米国特許出願に記載され
ている。なお、上記内部５４バイトＡＴＭセルの最初の
２ビットがそのＡＴＭセルが空セルであるか否かを明示
し、且つ、そのＡＴＭセルが内部操作で生成されたセル
であるか否かを明示する上記タイプ・ビットである。こ
れら２個のタイプ・ビットは、以下で明示されるよう
に、主回路カード１０５へ供給されるように反復されて
いる。
内部ＡＴＭセル生成源１０１は拡張５６バイトＡＴＭセ
ルを生成するように作用する。この目的のため、内部５
４バイトＡＴＭセルが着信ＳＴＭ-１信号内で搬送され
ている着信標準の５３バイトＡＴＭセルから生成され
る。このことは、その結果上記着信ＳＴＭ-１信号のク
ロックと等しい内部クロック速度を使用することが可能
となるために必要である。このことは、上記ＳＴＭ-１
信号のペイロード操作に、代表的には利用することがで
きない非標準的なペイロード・クロックを必要とするで
あろうのに対し、その一方で上記ＳＴＭ-１信号のクロ
ック速度は容易に利用できるので重要である。上記内部
５４バイトＡＴＭセルは図２に図示されている。着信信
号のクロック速度と等しい所望の内部クロック速度を使
用することは、ＡＴＭセル内のバイト数を標準の５３バ
イトから５４バイトへ増大し、且つ、内部の空セルを制
御できる状態で生成して上記ＡＴＭセル・ストリーム中
へ書き込むことによって実現される。それら内部の空セ
ルは、所定の整数量の内部５４バイトＡＴＭセルが所定
の期間、即ち、１２５マイクロ秒の間に生成するような
時点で挿入される。そのような内部５４バイトＡＴＭセ
ルを生成するための一つのそのような構成が、ジー・デ
ィ・マーチン（G.D.Martin）とエイチ・ウエダ（H.Ued
a）とにより同時に出願された米国特許出願に記載され
ている。なお、上記内部５４バイトＡＴＭセルの最初の
２ビットがそのＡＴＭセルが空セルであるか否かを明示
し、且つ、そのＡＴＭセルが内部操作で生成されたセル
であるか否かを明示する上記タイプ・ビットである。こ
れら２個のタイプ・ビットは、以下で明示されるよう
に、主回路カード１０５へ供給されるように反復されて
いる。
【００１７】上記内部５４バイトＡＴＭセルは、図３に
図示されているような、拡張５６バイトＡＴＭセルを生
成するために使用されている。この拡張５６バイトＡＴ
Ｍセルは、本発明に従い、交換装置１０４内で上記セル
・スライス操作を大規模に促進するフォーマットに構成
されている。なお、この拡張５６バイトＡＴＭセルは、
２個のタイプ・ビット（ＴＹＰＥ）、続いて５個の予備
ビット（ＲＳＲＶ）、１個の８×８規模の制御フィール
ド（８×８）、１個の１６×１６規模の制御フィールド
（１６×１６）（この制御フィールドは本発明には重要
ではない）、６個の追加の予備ビット（ＲＥＳＥＲＶ
Ｅ）、上記標準のＡＴＭセルを有している１個の５３バ
イトＡＴＭセル、及び、４個のパリティ検査ビットＰ
３、Ｐ２、Ｐ１及びＰ０を有する２０ビット・ヘッダを
包含している。この拡張５６バイトＡＴＭセルは、図４
に図示されているように、一連の１６個の２８ビット・
パラレル・ワードに構成されている。なお、該１６個の
２８ビット・パラレル・ワードの最初のワードには、上
記拡張５６バイトＡＴＭセル・ヘッダが含有され、第１
６ワードには４個のパリティ検査ビット位置が含有され
ている。
図示されているような、拡張５６バイトＡＴＭセルを生
成するために使用されている。この拡張５６バイトＡＴ
Ｍセルは、本発明に従い、交換装置１０４内で上記セル
・スライス操作を大規模に促進するフォーマットに構成
されている。なお、この拡張５６バイトＡＴＭセルは、
２個のタイプ・ビット（ＴＹＰＥ）、続いて５個の予備
ビット（ＲＳＲＶ）、１個の８×８規模の制御フィール
ド（８×８）、１個の１６×１６規模の制御フィールド
（１６×１６）（この制御フィールドは本発明には重要
ではない）、６個の追加の予備ビット（ＲＥＳＥＲＶ
Ｅ）、上記標準のＡＴＭセルを有している１個の５３バ
イトＡＴＭセル、及び、４個のパリティ検査ビットＰ
３、Ｐ２、Ｐ１及びＰ０を有する２０ビット・ヘッダを
包含している。この拡張５６バイトＡＴＭセルは、図４
に図示されているように、一連の１６個の２８ビット・
パラレル・ワードに構成されている。なお、該１６個の
２８ビット・パラレル・ワードの最初のワードには、上
記拡張５６バイトＡＴＭセル・ヘッダが含有され、第１
６ワードには４個のパリティ検査ビット位置が含有され
ている。
【００１８】上記２８ビット・パラレル・ワードのビッ
トは、図５に図示されているように、所定のバンドル、
即ち、バンドルＡ、Ｂ、Ｃ、Ｄに切り混ぜられている。
なお、図５では上記第一ワードに上記パリティ検査ビッ
ト位置Ｐ０、Ｐ１、Ｐ２、Ｐ３が含められているが、実
際のパリティ検査ビットは第１６ワードでのみ搬送され
る。図５に図示されているように、バンドルＡには各ワ
ードのビット位置１乃至７とビット位置２５とが含有さ
れ、バンドルＢには各ワードのビット位置８乃至１０と
ビット位置２６とが含有され、バンドルＣには各ワード
のビット位置１１乃至１７とビット位置２７とが含有さ
れ、バンドルＤには各ワードのビット位置１８乃至２４
とビット位置２８とが含有されている。バンドルＡは各
５６バイト内部ＡＴＭセル生成源１０１-１乃至１０１-
８から従回路カード１０６のバッファ・メモリへ供給さ
れ、上記２個のタイプ・ビットと共にバンドルＢは各５
６バイト内部ＡＴＭセル生成源１０１-１乃至１０１-８
から主回路カード１０５へ供給され、バンドルＣは各５
６バイト内部ＡＴＭセル生成源１０１-１乃至１０１-８
から従回路カード１０７のバッファ・メモリへ供給さ
れ、最後にバンドルＤは各５６バイト内部ＡＴＭセル生
成源１０１-１乃至１０１-８から従回路カード１０８の
バッファ・メモリへ供給される。
トは、図５に図示されているように、所定のバンドル、
即ち、バンドルＡ、Ｂ、Ｃ、Ｄに切り混ぜられている。
なお、図５では上記第一ワードに上記パリティ検査ビッ
ト位置Ｐ０、Ｐ１、Ｐ２、Ｐ３が含められているが、実
際のパリティ検査ビットは第１６ワードでのみ搬送され
る。図５に図示されているように、バンドルＡには各ワ
ードのビット位置１乃至７とビット位置２５とが含有さ
れ、バンドルＢには各ワードのビット位置８乃至１０と
ビット位置２６とが含有され、バンドルＣには各ワード
のビット位置１１乃至１７とビット位置２７とが含有さ
れ、バンドルＤには各ワードのビット位置１８乃至２４
とビット位置２８とが含有されている。バンドルＡは各
５６バイト内部ＡＴＭセル生成源１０１-１乃至１０１-
８から従回路カード１０６のバッファ・メモリへ供給さ
れ、上記２個のタイプ・ビットと共にバンドルＢは各５
６バイト内部ＡＴＭセル生成源１０１-１乃至１０１-８
から主回路カード１０５へ供給され、バンドルＣは各５
６バイト内部ＡＴＭセル生成源１０１-１乃至１０１-８
から従回路カード１０７のバッファ・メモリへ供給さ
れ、最後にバンドルＤは各５６バイト内部ＡＴＭセル生
成源１０１-１乃至１０１-８から従回路カード１０８の
バッファ・メモリへ供給される。
【００１９】各５６バイト内部ＡＴＭセル生成源１０１
-１乃至１０１-８からのバンドルＢはその対応するセル
に対する上記経路選択制御情報を搬送するので、交換装
置１０４を介して交換されるべき上記全ＡＴＭセルに対
する全交換制御情報が主回路カード１０５内のコントロ
ーラ１０９へ供給され、その結果、本発明に従い、主回
路カード１０５内のコントローラ１０９からバッファ・
メモリ１１０及び従回路カード１０６、１０７及び１０
８内の従回路カードを制御するのに、単に一方法制御通
信リンクが必要とされることが分かる。更にまた、上記
第一スライスからの上記２個のタイプ・ビットが反復さ
れ、バンドルＢ内の上記４ビットと共に５６バイト内部
ＡＴＭセル生成源１０１から出力され、それによって６
ビットのバンドル、即ち、上記第二スライスが形成され
ることが注目される。この結果、５６バイト内部ＡＴＭ
セル生成源１０１から出力されているパラレル・ワード
は実際には３０ビット・パラレル・ワードである。その
ような拡張ＡＴＭセルを生成するための装置が、ディ・
ドミニジャンニ（D.Dominijanni）とエム・エィ・パシ
ャン（M.A.Pashan）とにより同時に出願された米国特許
出願に記載されている。
-１乃至１０１-８からのバンドルＢはその対応するセル
に対する上記経路選択制御情報を搬送するので、交換装
置１０４を介して交換されるべき上記全ＡＴＭセルに対
する全交換制御情報が主回路カード１０５内のコントロ
ーラ１０９へ供給され、その結果、本発明に従い、主回
路カード１０５内のコントローラ１０９からバッファ・
メモリ１１０及び従回路カード１０６、１０７及び１０
８内の従回路カードを制御するのに、単に一方法制御通
信リンクが必要とされることが分かる。更にまた、上記
第一スライスからの上記２個のタイプ・ビットが反復さ
れ、バンドルＢ内の上記４ビットと共に５６バイト内部
ＡＴＭセル生成源１０１から出力され、それによって６
ビットのバンドル、即ち、上記第二スライスが形成され
ることが注目される。この結果、５６バイト内部ＡＴＭ
セル生成源１０１から出力されているパラレル・ワード
は実際には３０ビット・パラレル・ワードである。その
ような拡張ＡＴＭセルを生成するための装置が、ディ・
ドミニジャンニ（D.Dominijanni）とエム・エィ・パシ
ャン（M.A.Pashan）とにより同時に出願された米国特許
出願に記載されている。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
複数枚の回路カードの間に双方向通信リンクを必要とせ
ず、且つ、設備上と費用上との両方の観点から好ましく
ない多数の双方向通信リンクを必要とすることなく、複
数枚の回路カード中に分散された経路選択制御情報を集
合させるディジタル交換装置を提供することができる。
複数枚の回路カードの間に双方向通信リンクを必要とせ
ず、且つ、設備上と費用上との両方の観点から好ましく
ない多数の双方向通信リンクを必要とすることなく、複
数枚の回路カード中に分散された経路選択制御情報を集
合させるディジタル交換装置を提供することができる。
【図１】本発明の実施例を有しているメモリによるＡＴ
Ｍ交換装置を概略的に示すブロック・ダイヤグラムであ
る。
Ｍ交換装置を概略的に示すブロック・ダイヤグラムであ
る。
【図２】本発明を説明するのに有益な５４バイトの内部
ＡＴＭセル・フォーマットを示す図である。
ＡＴＭセル・フォーマットを示す図である。
【図３】同じく、本発明を説明するのに有益な拡張５６
バイトの拡張内部ＡＴＭセル・フォーマットを示す図で
ある。
バイトの拡張内部ＡＴＭセル・フォーマットを示す図で
ある。
【図４】１６個の２８ビット・パラレル・ワードが一連
に構成されている図３の拡張５６バイトのＡＴＭセル・
フォーマットを示す図である。
に構成されている図３の拡張５６バイトのＡＴＭセル・
フォーマットを示す図である。
【図５】複数のバンドルを形成する際の、図４の２８ビ
ット・ワードの切り混ぜビットを示す図である。
ット・ワードの切り混ぜビットを示す図である。
１００ メモリによる交換装置 １０１ ５６バイト内部ＡＴＭセル生成源 １０２ 入力端 １０３ セル・スライス・インタフェース １０４ 交換装置 １０５ 主回路カード １０６ 従回路カード １０７ 従回路カード １０８ 従回路カード １０９ コントローラ １１０ バッファ・メモリ １１１ セル・スライス・インタフェース １１２ ５３バイトＡＴＭセル再構成ユニット １１４ 出力端 １１５ バス １１６ バス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−220836（ＪＰ，Ａ) 特開 平４−213255（ＪＰ，Ａ) 特開 平２−67045（ＪＰ，Ａ) 特開 平２−1655（ＪＰ，Ａ) 特開 平４−151934（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56 H04L 12/28
Claims (13)
- 【請求項１】 メモリによる非同期伝送モード（aynchr
onous transfer mode;ＡＴＭ）交換装置において、 バッファ・メモリ・アドレス及び書き込み制御信号と読
み出し制御信号とを生成するコントローラとバッファ・
メモリとを有する主回路カードと、 バッファ・メモリを有する複数枚の従回路カードと、 前記バッファ・メモリ・アドレス及び書き込み制御信号
と読み出し制御信号とを前記コントローラから前記個々
のバッファ・メモリへ供給する、複数個の一方向通信リ
ンクと、 各拡張ＡＴＭセルが複数個のバンドルに区画され、それ
らバンドルのうちの所定のバンドルが、前記各拡張ＡＴ
Ｍセルによって搬送されているＡＴＭセルに対する経路
選択制御情報を搬送するように構成されている、拡張Ａ
ＴＭセルの生成源と、 前記バンドルのうちの個々のバンドルを一つ毎のベース
で前記個々の経路選択制御情報中のバッファ・メモリへ
供給し、且つ、前記経路選択制御情報を搬送している前
記バンドルを前記主回路カードへ供給する手段と、 を有し、 前記コントローラ及び主回路カードが、本非同期伝送モ
ードのメモリによるＡＴＭ交換装置を介して、前記拡張
ＡＴＭセルの前記交換接続を制御するために、前記経路
選択制御情報を使用して、前記各バッファ・メモリへ前
記一方向通信リンクを介して供給されるべき前記バッフ
ァ・メモリ・アドレス及び書き込み制御信号と読み出し
制御信号とを生成することを特徴とする、メモリを有す
るＡＴＭ交換装置。 - 【請求項２】 前記コントローラが、前記各従回路カー
ドの前記バッファ・メモリ及び前記主回路カードの前記
バッファ・メモリを、時分割交換装置として動作させる
ことを特徴とする請求項１に記載の装置。 - 【請求項３】 前記コントローラが、前記各従回路カー
ドの前記バッファ・メモリ及び前記主回路カードの前記
バッファ・メモリを、共有バッファ装置として動作させ
ることを特徴とする請求項１に記載の装置。 - 【請求項４】 前記コントローラが、前記拡張ＡＴＭセ
ルを、複数個の所定出力ポートのうちの一つに対応して
いる複数個の待ち行列メモリのうちの一つに書き込むこ
とを特徴とする請求項３に記載の装置。 - 【請求項５】 前記複数個の待ち行列メモリの各々が、
何れか一つのメモリ・アドレスを前記コントローラの制
御の下で前記何れかの出力ポートへ割付けることを可能
にする記憶場所の連結リストを持つ待ち行列バッファを
有することを特徴とする請求項４に記載の装置。 - 【請求項６】 前記各出力ポートに、それら出力ポート
と対応しているバッファ・メモリ中にＡＴＭセルが存在
していないとき、所定のフォーマットを持つＡＴＭセル
を前記コントローラの制御の下で供給することを特徴と
する請求項４に記載の装置。 - 【請求項７】 前記各拡張ＡＴＭセルが、２個のタイプ
・ビット、５個の予備（reserve）ビット、１個の８×
８規模の制御フィールド、１個の１６×１６規模の制御
フィールド、６個の追加予備ビット、１個の５３バイト
ＡＴＭセル、及び、４個のパリティ検査ビットを有する
２０ビット・ヘッダを有していることを特徴とする請求
項１に記載の装置。 - 【請求項８】 前記各拡張ＡＴＭセルが、一連の、各々
が２８個のビット位置を持つ１６個の２８ビット・ワー
ドで構成されていることを特徴とする請求項７に記載の
装置。 - 【請求項９】 前記１６個の２８ビット・ワードのうち
の最初の２８ビット・ワードが、１個の拡張ＡＴＭセル
・ヘッダを有し、 最後の２８ビット・ワードが、４個のパリティ検査ビッ
ト位置を有することを特徴とする請求項８に記載の装
置。 - 【請求項１０】 前記複数個のバンドルは、第一バンド
ル（Ａ）、第二バンドル（Ｂ）、第三バンドル（Ｃ）、
第四バンドル（Ｄ）を有し、 前記第一バンドルは、前記各２８ビット・ワードのビッ
ト位置１乃至７とビット位置２５とを有し前記第二バン
ドルは、前記各２８ビット・ワードのビット位置８乃至
１０とビット位置２６とを有し前記第三バンドルは、前
記各２８ビット・ワードの各ビット位置１１乃至１７と
ビット位置２７とを有し前記第四バンドルは、前記各２
８ビット・ワードの各ビット位置１８乃至２４とビット
位置２８とを有することを特徴とする、請求項９に記載
の装置。 - 【請求項１１】 前記各拡張ＡＴＭセルは、入力される
ＳＴＭ-１信号中のＡＴＭセルから生成されることを特
徴とする請求項１に記載の装置。 - 【請求項１２】 前記各供給手段が、前記ＳＴＭ-１信
号中の前記ＡＴＭセル内のバイト数を増大する手段を有
していることを特徴とする請求項１１に記載の装置。 - 【請求項１３】 前記増大手段は、空き状態セルを制御
できる状態で生成し、それらをＡＴＭセルのストリーム
中に書き込む手段を有することを特徴とする請求項１２
に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US002575 | 1993-01-11 | ||
| US08/002,575 US5321691A (en) | 1993-01-11 | 1993-01-11 | Asynchronous transfer mode (ATM) switch fabric |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244856A JPH06244856A (ja) | 1994-09-02 |
| JP2923427B2 true JP2923427B2 (ja) | 1999-07-26 |
Family
ID=21701417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6012058A Expired - Fee Related JP2923427B2 (ja) | 1993-01-11 | 1994-01-10 | メモリを有するａｔｍ交換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5321691A (ja) |
| EP (1) | EP0607673A3 (ja) |
| JP (1) | JP2923427B2 (ja) |
| CA (1) | CA2111432C (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4221188C2 (de) * | 1992-06-27 | 1997-09-11 | Sel Alcatel Ag | Vermittlungsstelle |
| DE4323471C2 (de) * | 1993-07-14 | 1996-10-17 | Atecom Advanced Telecommunicat | Anordnung und Verfahren zum Bearbeiten von Datenstrukturen bei deren Durchlauf durch einen Netzwerkknoten |
| US5546390A (en) * | 1994-12-29 | 1996-08-13 | Storage Technology Corporation | Method and apparatus for radix decision packet processing |
| US5796741A (en) * | 1995-03-09 | 1998-08-18 | Nippon Telegraph And Telephone Corporation | ATM bus system |
| FR2732789B1 (fr) * | 1995-04-07 | 1997-06-06 | Sextant Avionique | Procede et dispositif de communication entre une pluralite de terminaux, compatible avec la norme arinc 629. |
| US7468977B1 (en) | 1995-07-12 | 2008-12-23 | Nortel Networks Limited | LAN/ATM switch having local packet switching and an ATM core fabric |
| US5640512A (en) * | 1995-09-14 | 1997-06-17 | Alcatel Network Systems, Inc. | Maintenance method and apparatus for providing a high-integrity, unidirectional, standardized ATM/SONET/DS3 transport signal link for a video distribution network |
| US5757799A (en) * | 1996-01-16 | 1998-05-26 | The Boeing Company | High speed packet switch |
| US6031843A (en) * | 1996-11-21 | 2000-02-29 | Alcatel Data Networks Inc. | Digital communications switching fabric |
| DE69733741T2 (de) * | 1996-12-20 | 2006-04-20 | International Business Machines Corp. | Vermittlungssystem |
| EP0849917B1 (en) * | 1996-12-20 | 2005-07-20 | International Business Machines Corporation | Switching system |
| US6052376A (en) * | 1996-12-30 | 2000-04-18 | Hyundai Electronics America | Distributed buffering system for ATM switches |
| DE69809224T2 (de) | 1998-08-28 | 2003-08-28 | Ibm | Vermittlungsvorrichtung mit wenigstens einem Vermittlungskern-Zugriffselement zur Verbindung von verschiedenen Protokolladaptern |
| US6359859B1 (en) * | 1999-06-03 | 2002-03-19 | Fujitsu Network Communications, Inc. | Architecture for a hybrid STM/ATM add-drop multiplexer |
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