<Desc/Clms Page number 1>
EMI1.1
La présente invention se rapporte à un système de commutation comprenant des moyens de contre Pour transmettre des paquets de signaux pluralité de circuits récepteurs dans lesquels reçus vers au moins un circuit transmetteur d'ott ils sont transmis, ledit circuit transmetteur etant sélectionné par lesdits moyens une pluralité de circuits transmetteurs selon des informations de routage contenues dans un paquet reçu dans un circuit récepteur.
Un tel système de commutation est déjà connu dans la technique par exemple du brevet belge No 904.
Dans celui-ci, les moyens de contrBle sont constitues par un bus de commutation ä Division Temporelle Multiplexde (DTM) qui collecte successivement des paquets de chaque circuit et les transmet au circuit transmetteur dont l'adresse est indiquee par les informations de routage contenues dans de pouvoir transmettre à temps des paquets presents dans les différents circuits récepteurs, la vitesse ou frequence binaire laquelle les moyens de controle fonctionnent doit au moins être egale à la somme des fréquences binaires auxquelles les signaux numériques sont fournis aux circuits En pratique, frequences binaires des différents ccts sont généralement les mêmes, la frequence binaire laquelle les moyens de controle devraient fonctionner est egale à la frequence binaire d'un circuit recepteur
<Desc/Clms Page number 2>
SYSTEMmultiplie par le nombre de ces circuits.
Ceci signifie que le rapport entre les frequences binaires des moyens de contrôle et de chaque circuit récepteur est relativement élevé. Par exemple. lorsque des techniques de transmission du type Réseau Numérique à Intégration de Services (RNIS) à large bande sont utilisées. la fréquence binaire mentionnée ci-dessus d'un circuit
EMI2.1
récepteur peut être egale à 560 Megabits/setonde, de telle sorte que si le Systeme de commutation connu comprend huit circuits récepteurs. la frequence binaire des moyens de contrôle de celui-ci est 560 x 8 = 4. 480 Mégabits/seconde. Le rapport des fréquences binaires est alors égal z 8 et des problèmes liés ä cette haute fréquence de 4,480 Sigabits/seconde apparaissent.
Un but de la presente invention est de fournir un système de commutation de ce type connu mais avec un rapport réduit entre les fréquences binaires des moyens de contröle et de chaque circuit récepteur.
Ce but est atteint grâce au fait que ledit circuit récepteur subdivise ledit paquet revu en une pluralité de fractions de paquet et les transfère Åa des circuits de contrôle respectifs inclus dans lesdits moyens de controle, lesdits its circuits de contrôle transférant lesdites fractions de paquet au dit circuit transmetteur sélectionné qui reconstruit ledit paquet repu a partir des dites fractions de paquet.
De cette façon, la frequence binaire maximale Åa laquelle chaque circuit de controle des moyens de
EMI2.2
contrôle doit fonctionner n'est plus egale la fréquence àbinaire d'un circuit récepteur multiplie par le nombre de circuits récepteurs, mais est egale à cette valeur divisée par le nombre de fractions dans lesquelles chaque paquet. est subdivisé. Dans ce cas, si on reprend les valeurs données dans l'exemple ci-dessus et si le paquet est subdivisé en 8 fractions, le rapport des frequencies
<Desc/Clms Page number 3>
binairesdevientégalà1.
Lorsque, dans le système de commutation du type connu mentionne ci-dessus, tous. les circuits récepteurs contiennent un paquet destiné à un même'circuit transmetteur. ce dernier doit être pourvu d'une queue tampon pour emmagasiner ces paquets avant de les fournir à un dispositif qui y est raccordé. par exemple via une ligne de télécommunication. II est dvident que la longueur de cette queue tampon dopend du traf ! e des paquets traite par ce circuit de transmission et de la fréquence binaire b laquelle il peut transmettre des signaux numériques vers le dispositif. Comme le système de commutation doit pouvoir être utilisé dans différentes applications et afin de réduire le coût, une valeur optimale da la longueur de la queue tampon est choisie.
Cette dernière queue est alors généralement sur-dimensionnée pour satisfaire un maximum d'exigeances.
Un autre but de la presente invention est fournir un système de commutation du type connu mentionné ci-dessus mais qui peut etre facilement adapté à l'application dans laquelle il doit être utilisé.
Cet autre but est atteint par le fait que, avant de transférer lesdites fractions de paquet au dit circuit
EMI3.1
transmetteur sélectionne, lesdits circuits de contröle chargent et dechargent lesdites fractions de paquet dans des moyens de mémoire.
Une particularité caractéristique supplémentaire de la présente invention est que lesdits moyens de mémoire sont externes au dit système de commutation. ainsi, le système de commutation peut rester inchangé quel que soit le volume de mémoire requis par les moyens de mémoire qui remplacent les queues tampon mentionnées plus haut. Ceci est particulièrement avantageux lorsque le système de commutation est intégré dans une puce, les moyens de mémoire pouvant alors être
<Desc/Clms Page number 4>
intégrés dans des puces distinctes dont le nombre dépendra du volume de mémoire requis et donc de l'application a laquelle ce système de commutation est destins.
Les buts et caractéristiques de l'invention
EMI4.1
decrits ci-dessus ainsi et la manier de que d'autresobtenir deviendront plus clairs et l'invention elle-memo sera mieux comprise en se referant à la description suivante d'un exemple de réalisation de l'invention pris en relation avec les dessins qui l'accompagnent et dont :
Fig. 1 représente un système de commutation SW realise selon l'invention ; et
Fig. 2 représente le circuit de contrôle CCI de la
Fig. 1 plus en détail.
Une pluralité de systèmes de commutation SW tels que celui montrè ä la Fig. 1 sont par exemple interconnectés afin de constituer le réseau de commutation d'un Systeme de telecommunication du type généralement connu comme Réseau Numérique à Integration de Services (RNIS) à large bande auquel des stations d'utilisateurs sont reliées via des liaisons de transmission ä Division Temporelle Asynchrone (DTA).
La fréQuence binaire ä laquelle les signaux sont transferes sur ces liaisons de transmission peut être choisie libremen, t avec une valeur maximale d'environ 560 Meaabits/seconde. Ces signaux peuvent être de la voix, des donnees d'ordinateur ou de la vidéo et sont transmis au travers des systèmes de commutation SW du réseau de commutation sous forme de paquets de signaux numeriques.
Chaque paquet a une longueur fixe de, par exemple, 8 x 16 = 128 bits et comprend un en-tête et des données.
Le système de communication SN possède 16 bornes d'entrée Rl à R16 et 16 bornes de sortie T1 ä T16 dont seuls las premières R1/T1 et les dernières R16/T16 sont montrees ä la Fig. 1. et comprennent des moyens de
<Desc/Clms Page number 5>
EMI5.1
t contrôle CM principalement adaptés pour COntröler le transfert des paquets de signaux digitaux fournis à n'importe laquelle des bornes d'entrée Rl/R16 vers une ou plusieurs sortie Tl à T16 selon des informations de routage contenues dans l'en-tete de ces paquets.
Chaque borne d'entrée Rl/R16 est relié aux moyens de contrOle CM via un circuit récepteur respectif, RC1/RC16, alors que ces moyens de contrôle CM sont eux-mêmes relids aux bornes de sortie Tl T16 sis des circuits transmetteurs respectifs TCI ä TC16.
Plus particulièrement. chaque circuit récepteur RC1/RC16 comprend un circuit de synchronisation pour realiser de la synchronisation de paquets ou alignement de trame du flux des bits entrants. une queue d'entree pour stocker temporairement les paquets entrants avant de les envoyer aux moyens de contrôle CM. un processeur pour contrôler le fonctionnement des différentes parties de ce circuit récepteur, et une table de routage pour interpréter les informations de routage reçues aftn de
EMI5.2
separer les paquets de contröle destines au processeur du cfrcuit rdcepteur des paquets de donnees destines à un circuit transmetteur TC1/TC16.
Lorsque les informations de routage inclues dans l'en-tête d'un paquet ne contiennent pas explicitement l'adresse d'un circuit transmetteur TC1/TC16, la table de routage est capable de traduire ces informations en cette adresse. Toutes ces parties des circuits récepteurs RC1 à RC16 sont décrites plus en détail dans le brevet belge No 904.100 mentionné plus haut et pour cette raison ne sont pas montrées à la Fig. 1.
Chaque circuit récepteur RCI/RC16 comprend de plus un circuit (non. montre) pour decomposer chaque paquet entrant en 8 fractions de longueurs egales, par exemple 16 bits, qui sont appliquées à 8 circuits de contrôle
<Desc/Clms Page number 6>
distincts CCI à CCB faisant part ; e des moyens de contrôle
CM et dont seuls le premier CCI et le dernier CC8 sont montrés ä la Fig. 1. Ce transfert de fractions de paquets est fait via 8 lignes d'entrée reliant chacune un circuit recepteur RC1/RC16 aux 8 circuits de contrôle CCI à CC8 via des bornes respectives 11/116 de ceux-ci.
En d'autres termes, chaque circuit de contrôle CC1/CC8 est raccordé aux 16 circuits rcepteurs RC1 a RC16 via ses bornes 11 b 116 par lesquelles il peut recevoir les fractions des paquets entrants à une fréquence binaire égale, par exemple, à 560 / 8 = 70 Mégabits/seconde.
Les circuits de contrôle CCI à CC8 sont raccordes à une mémoire MM qui est subdivisée en 8 sous-mémoires Ml à M8 de langueurs égales. Chaque circuit de contrôle CC1/CC8 est seulement raccordé b une sous-memoire correspondante Mt/M8 par 16 lignes d'écriture pour y charger les fractions de paquets via une borne d'écriture W et par 16 lignes de lecture pour en décharger des fractions de paquets via une borne de lecture R. De plus, le circuit de contrôle CCI possède une borne d'adresse A qui est raccordée en parallele b toutes les sous-memoires Ml à M8 via 16 lignes d'adresse pour indiquer à ces sous-mémoires où les fractions de paquets transférées par les lignes d'écriture ou de lecture des 8 circuits de contrôle doivent être chargées ou déchargées respectivement.
En pratique. chaque sous-démoire M1/M8 est subdivisée en 16 surfaces de stockage identiques chacunes attribuees à des circuits transmetteurs distincts TC1/TC16
Chaque circuit de contröle CC1/CC8 est finallement aussi raccorde à tes 16 circuits transmitteurs TC1 à TC16 par 16 lignes de sortie via des bornes respectives 01/016 par lesquelles les fractions de paquets déchargées des sous-memoires MI à M8 sont transferees vers le circuit transmetteur de destination TC1/TC16.
<Desc/Clms Page number 7>
Dans chaque circuit transmetteur TC1/TC16 las 8 fractions de paquets reçues des 8 circuits de contrôle CCI a CC8 sont concaténées pour reconstruire les paquets originaux de signaux numerfques avant de les transferer plus loin via sa borne de sortie Tl/TI6.
Les signaux numeriques sont déchargés des sous-mémoires MI b Mss de la mémoire MM à une vitesse qui est proportionnelle à la frequence binaire à laquelle les paquets sont transmis via les bornes de sortie Tl ä T16 aux dispositifs raccordes ä ces bornes.
Le circuit de contröle CCI est représenté à la Fig. 2 oü seuls les premières 11/01 et les dernières 116/016 des ses bornes d'entrée et de sortie respeet ! wes et les circuits qui y sont associés sont montres. CC1
EMI7.1
comprend un bus d'adresse AB b 16 bits, un bus d'ecriture HB WB 16 bits, un bus de leeture 16 bits et un bus de PB b 4 bits pour transférer des signaux bnumériques et dont AB, WB et RB sont raccordes aux bornes A, W et R respectivement mentionnées ci-dessus, alors que PB est un bus interne pour transferer des adresses relatives de circuits transmetteurs TC1/TC16 comme ce sera decrit ci-dessous.
Les bornes I1 à I16 du circuit de-contrble CCI sont reliées aux bus WB et PB via des circuits d'entrée respectifs IC1 b ICI6, alors que le bus RB est relié aux bornes 01 ä 016 de CCl via des circuits de sartie OCl à OC16. Chaque circuit d'entrée ICI/IC16 comprend un registre ä décalage ä 16 bits IR16 auquel la
EMI7.2
borne d'entrde 11/116 correspondante est raccordee et qui peut emmagasiner les fractions des paquets entrants du circuit recepteur correspondant RC1/RC16. Lorsque le régistre ä decalage IR16 est rempli, la fraction de paquet qui y est emmagasinée ast transférée vers un circuit de retenue IL16 à 16 bits dgalement inclu dans chaque circuit d'entrée IC1/IC16.
Cette fraction de paquet reste dans le circuit de retenue IL16 jusqu'à ce
<Desc/Clms Page number 8>
EMI8.1
que le bus d'ecriture WR soit pret à la sous-mémoire MI oü elle sera chargée à un endroit indique par les donnees alors präsentes sur le bus de pointeur PB. Ces dernières données sont obtenues de la
EMI8.2
façon suivante. Les 4 Premiers bits de la fraction de paquet emmagasinee dans le rdgistre decalage IR16 sont également transférées à un circuit de retenue L4 à 4 bits faisant aussi partie de chaque circuit d'entrée IC1/IC16.
De la. ces 4 bits sont transférés b un circuit de contrôle de pointeur PC inclu dans CCI et plus particulièrement à une table de pointeur d'écriture WPT
EMI8.3
de celui-ci via une borne WT. En fait, ces 4 bits font Partie des informations de routage du paquet et identifient l'adresse relative 1 à 16 du circuit
EMI8.4
transmetteur TCl/TC16 auquel cette fraction et donc aussi taut le paquet dont elle fait partie est destiné. La table de pointeur d'écriture WPT content pour chacune des 16 surfaces de stockage de la 5ous-mémoire un
MIpointeur d'écriture indiquant l'adresse de l'endroit libre suivant dans cette surface de stockage. c'est-à-dire ou la fraction de paquet devra être charge.
Si, par exemple, 4.096 (4K) fractions de paquets peuvent être chargées dans chacunes des 16 surfaces de stockage de la sous-memoire MI, l'adresse complete d'un endroit
EMI8.5
libre de la sous-memoir MI peut être donnee par 16 bits.
Les 4 premiers bits indiquent le numéro 1 à 16 de la surface de stockage de la sous-mémoire MI attribué au circuit transmetteur TC1/TC16 de destination. c'est-a-dire l'adresse relative 1 à 16 de ce circuit transmetteur, alors que les 12 bits restant indiquent l'endroit Ijbre suivant 1 a 4. 096 (4K) dans cette surface de stockage ou la fraction de paquet de 16 bits peut etre chargée. Cette adresse à 16 bits est alors transmise au bus d'adresse AB via une borne WA de la table de pointeur d'écriture WPT et ainsi aux 16 lignes d'adresse via la
<Desc/Clms Page number 9>
borne d'adresse A du circuit de controle CCI.
Cette adresse est alors indiquée simultanément aux 8 sous-mémoires M1 à M8 qui sont traitées en parallèle et où les fractions de paquet Provenant des 8 circuits de contrôle CCI à CC8 50 nt donc chargées dans des endroits homologues.
EMI9.1
En pratique. de retenue L4 ä 4 bits des 16 circuits d'entree ICI C16 successivement table de pointeur d'écriture WPT via le bus de pointeur PB et la borne MT.
Comme ment ci-dessust une adresse correspondante 16 bits est alors générée par la table de pointeur d'écriture WPT, est chargée sur le bus d'adresse AB et apparaît b la borne d'adresse A du circuit de contröle- CCI. Au même moment, les contenus des circuits de retenue IL16 des circuits d'entree ICl/IC16 correspondants des 8 circuits de contrôle CCI b CC8 sont chargés sur les bus d'écriture WB de ceux-ci et apparaissent à leurs bornes d'écriture W. Les 8 fractions de paquets sont alors transférées aux sous-mémoires correspondantes M1 à MB ä des endroits homologues.
EMI9.2
En synchron ec e laquelle les paquets sont transmis plus loin par les circuits transmetteurs TCI ä TC16 via leurs bornes de sortie respectives TI a T16, les sous-memoires MI à sont dechargees par les circuits de contröle CCI a CCB.
Cette Operation de déchargement des sous-memoires MI ä M8 ! sme aest réalisée sous le contrôle d'une table de pointeur de lecture RPT comprise dans le circuit de contrôle de pointeur PC du circuit de contrôle CC1. La table de pointeur de lecture RPT contient pour chaque circuit transmetteur TC1/TC16 un pointeur de lecture indiquant pour la surface de stockage correspondante l'endroit ou se trouve la fraction de paquet ä décharger. Comme cela
<Desc/Clms Page number 10>
EMI10.1
s'est produit lors de l'operation d des fractions de paquets dans la ntemoire MM. toutes les sous-mémoires MI à M8 sont traitees en parallele leur adressage simultan via les 16 lignes d'adresse tritureraccordée ä la borne d'adresse A du circuit de contröle CC1.
En pratique, la table de pointeur de lecture RPT charge successivement pour chaque circuit transmetteur TC1/TC16 une adresse à 16 bits sur le bus d'adresse AB via une borne RA. Cette adresse à 16 bits, obtenue de façon similaire à celle mentionnée plus haut, est transférée à toutes les sous-mémoires MI b M8 via la borne d'adresse A du circuit de eontröle CC1. A ce moment, les fractions de paquet contenues dans les
EMI10.2
sous- sont transferees via 16 lignes de lectures raccordes aux bornes de lecture R des ! nemoires MI b MBcircuits de contröle correspondants CC1 à CC8 et ainsi sur leurs bus de lecture respectifs RB. Les fractions de paquets sont alors transférées aux circuits de sortie OC1/OC16 correspandants au circuit transmetteur sélectionné TC1/TC16.
Plus particulièrement, chaque fraction de paquet est chargée dans un circult de retenue OL16 ä 16 bits inclu dans chaque circuit de sortie OC1/OCI6 de chaque circuit de contröle CC1 à CC16. De ce circuit de retenue OL16 16 bits. la fraction de paquet
EMI10.3
est transferee ä un registre ä décalage à 16 bits OR ! 6également inclu dans les circuits de sortie OC1 à OC16 et d'ob elle est envoyde au circuit transmetteur TC1/TC16 de destination via la borne O1/O16 correspondante.
Le circuit de contrôle de pointeur PC du circuit de contröle CCI comprend de plus un circuit de contrôle de queue QC relié à la table de pointeur d'écriture WPT
EMI10.4
via une borne WC et ä le table de pointeur de lecture RPT via une borne RC. Le but de ce circuit de contrôle de queue QC est de comparer les valeurs du. pointeur d'ecriture et du pointeur de lecture de chaque surface de
<Desc/Clms Page number 11>
stockage de la sous-me < noire Ml et donc par la même occasion des sous-memoires M2 à H8 afin de detecter des surfaces de stockage vides ou pleines et de prendre les décisions appropriées.
Par exemple, dans le cas d'une
EMI11.1
surface de stockage vide correspondant a un circuit transmetteur particulier TC1/TC16, un packet dit de synchronisation pourra être généré et transfère à ce circuit.
11 est à noter que, puisque les adresses d'écriture et de lecture ä 16 bits sont identiques pour les 8 sous-memoires MI ä MS et sont générées par le circuit de contrôle CC1, le circuit de retenue L4 b 4 bits des circuits d'entrée IC1 à IC16, le bus de pointeur PB, le circuit de contrôle de pointeur PC et le bus d'adresse AB ainsi que sa borne d'adresse A ne sont présents que dans ce circuit de contrôle CC1 et pas dans les autres circuits de contrôle CC2 à CC8.
Le fait de subdiviser la mémoire HM en 8 sous-mémoires Ml à M8 qui sont elles mêmes subdivisées en 16 surfaces de stockage chacunes associees à un circult transmetteur TC1/TC16 presente l'avantage d'être simple à implementer et d'éviter des interactions entre des signaux numériques appartenant à des paquets destinés à des circuits transmetteurs TC1 ä TC16 différents. La congestion d'un circuit transmetteur TC1/TC16, due par exemple a une surcharge de sa surface de stockage, n'influence pas le fonctionnement des autres circuits transmetteurs.
Cependant, pour éviter ce problème de congestion, les surfaces de stockage et donc aussi l'entièreté de la memoire MM sont généralement sur-dimensionnees de telle sorte que le volume occupe par la mémoire MM est plus grand que celui requis Pour une
EMI11.2
application particuliere.
Une solution à ce problème de congestion consiste à utiliser la memoire MM comme un endroit commun où
<Desc/Clms Page number 12>
l'espace réservé a chaque circuit transmetteur TC1/TC16 peut être attribue de façon dynamique. Cependant ceci requiert des fonctions de contrôle supplementaire non décrites ici pour charger et déchargerla mémoire MM.
On peut également envisager de teledistrtbuer des paquets à un nombre déterminé de circuits transmetteurs TC1 à TC16. La télédistribution ex ; ge une région de la mémoire MM spécialement dédiée où les paquets restent Stockes jusqu'à ce que tons les circuits transmetteurs TC1 ä TC16 participants b la télédistribution les aient lus. lei aussi des fonctions de contrôle supplémentaires non decrites ci-dessus sont nécessaires. De plus, il est
EMI12.1
bident que dans ces deux derniers cas la mémoire MM ne 'sauratt en sous-mémoires identiques telles que MI à M8.
Dans une réalisation proférée, la mémoire MM est externe à la puce du système de commutation SN. Ainsi, l'espace requis par cette mémoire peut être facilement adapté b l'application ä laquelle le Systeme de commutation SW est destiné sans modifier les autres circuits de ce système de commutation. En effet, cet espace de mémoire étant généralement calculé au moyen de probabilités de trafic et donc non connu avec precision. il peut fortement varier d'une application à l'autre.
11 est à noter que la mémoire MM n'est plus nécessaire lorsque la fréquence binaire ä laquelle les paquets sont transmis par les circuits transmetteurs TC1 à TC16 via leurs bornes de sortie T1 ä T16 respectives est suffisamment élevée pour suivre le rythme auquel ces paquets sont revus par les circuits récepteurs RC1 à RC16.
Bien que les principes de l'invention aient été décrits ci-dessus en se référant a des exemPleS particuliers, il est bien entendu que cette description est faite seulement à titre d'exemple et ne constitute
<Desc/Clms Page number 13>
aucunement une limitation de la portée de l'invention.