WO2002007324A1 - Dispositif d'emission/reception de donnees numeriques capable de traiter des debits differents, en particulier dans un environnement vdsl - Google Patents

Dispositif d'emission/reception de donnees numeriques capable de traiter des debits differents, en particulier dans un environnement vdsl Download PDF

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WO2002007324A1
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Simone Mazzoni
Hélène CAME
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Stmicroelectronics Sa
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    • H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory

Definitions

  • a service is said to be "asymmetric" when the rate of information in a direction of transmission is different from the rate of information in the other direction of transmission.
  • first addressing means (relating to the interleaving means) further comprise first address determining means, capable of determining the successive addresses for reading and writing in the memory of the data successively delivered by the means interleave. These first address determination means determine said addresses from the values supplied by the intermediate calculation means, the second and third counters, and from the parameter M.
  • FIG. 2 illustrates in more detail but still schematically, the internal architecture of a transmission / reception device according to the invention
  • FIG. 8 schematically illustrates an embodiment of the second addressing means associated with the deinterleaving means.
  • the MDET deinterleaving means incorporated in the operator terminal TO include the branches, the branch of index i 'having a length equal to i'xM' bytes.
  • I ⁇ I has been shown, but of course, if the service is an asymmetrical service, I and I 'are generally different, as are M and M'.
  • the interleaving means and the deinterleaving means comprise common memory means MM, formed for example from a dual access random access memory.
  • the memory space of this memory MM is then broken down into a first memory space ESM1 allocated to the interleaving means MET and into a second memory space ESM2 allocated to the deinterleaving means MDET.
  • the interleaving means furthermore comprise first addressing means MAD 1 receiving the parameters I and M, while the deinterleaving means comprise second addressing means MAD2 receiving the parameters I 'and M'.
  • the structure of these addressing means will be described in more detail below with reference to FIGS. 7 and 8.
  • the means MDA1 also comprise first means for determining the address MD1, which determine the read address ar in the memory and the write address aw in the memory. More precisely, the reading address ar is equal to (adbs + j) xM
  • the means MD2 then calculate the reading address ar 'according to the formula (2) below:

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Abstract

Le dispositif d'émission/réception de données numériques est capable de traiter des débits différents pris parmi un groupe de débits prédéterminés. Il comprend un étage de codage/décodage de canal comportant des moyens d'entrelacement (MET) et des moyens de désentrelacement (MDET) incluant une mémoire (MM) dont la taille minimale est fixée en fonction du débit maximal dudit groupe, et possédant un premier espace-mémoire (ESM1) alloué aux moyens d'entrelacement et un deuxième espace-mémoire (ESM2) alloué aux moyens de désentrelacement. La taille de chacun de ces deux espaces-mémoire est paramétrable en fonction du débit effectivement traité par le dispositif.

Description

Dispositif d'émission/réception de données numériques capable de traiter des débits différents, en particulier dans un environnement
VDSL.
L'invention concerne d'une façon générale l'émission et la réception de données numériques pouvant présenter des débits différents, et plus particulièrement le dimensionnement des moyens de mémoire utilisés dans les traitements d'entrelacement et de désentrelacement effectués au sein de ces dispositifs d'émission/réception capables de traiter ces débits différents.
L'invention s'applique avantageusement et non limitativement à un environnement de lignes d'abonnés numériques à très haut débit encore dénommé par l'homme du métier, "environnement ou système de communication NDSL" (Very High Rate Digital Subscriber Line en langue anglaise), qui est un système de communication numérique entre un opérateur et des utilisateurs par rintermédiaire de lignes de transmission à très haut débit.
L'invention s'applique ainsi plus particulièrement aux dispositifs d'émission/réception, encore couramment dénommé
"Modem", disposés du côté opérateur et du côté utilisateur aux extrémités de la ligne de transmission.
L'homme du métier sait qu'un système de communication NDSL est capable de délivrer des services dits "symétriques" et des services dits "asymétriques". Un service est dit "symétrique" lorsque les débits d'information échangés entre l'opérateur et l'utilisateur sont identiques dans un sens de transmission et dans l'autre (c'est-à-dire de l'opérateur vers l'utilisateur et de l'utilisateur vers l'opérateur).
Un service est - dit "asymétrique" lorsque le débit des informations dans un sens de transmission est différent du débit des informations dans l'autre sens de transmission.
Les traitements d'entrelacement et de désentrelacement des données émises et reçues par un modem nécessitent l'utilisation de mémoires qui doivent être dimensionnées, pour un modem destiné à fonctionner selon un débit prédéterminé, en fonction dudit débit. •
L'invention vise à proposer une architecture de dispositif d'émission/réception (modem) qui puisse s'adapter côté opérateur ou côté utilisateur ( en d'autres termes, un tel modem est alors parfaitement interchangeable entre l'émission et la réception), et qui soit capable, notamment au niveau de la mémoire des moyens d'entrelacement et de désentrelacement, de s'adapter à un certain nombre de débits différents pris parmi un groupe prédéterminé de débits, tout en offrant une réduction de la taille-mémoire.
L'invention propose ainsi notamment d'utiliser des moyens de mémoire dont la taille est optimisée à partir d'un débit global
(émission+réception), qui puissent être partagés entre les moyens d'entrelacement et les moyens de désentrelacement, et qui soient reconfigurables au niveau des allocations mémoire, en fonction du débit effectivement traité par le dispositif d'émission/réception (modem). L'invention propose donc un dispositif d'émission/réception de données numériques, capable de traiter des débits différents pris parmi un groupe de débits prédéterminés (par exemple tous les services symétriques ou asymétriques proposés par le système de communication VDSL). Le dispositif selon l'invention comprend un étage de codage/décodage (généralement dénommés par l'homme du métier "étage de codage/décodage de canal") comportant des moyen d'entrelacement et des moyens de désentrelacement. Ces moyens d'entrelacement et de désentrelacement incluent une mémoire dont la taille minimale est fixée en fonction du débit maximal dudit groupe (par exemple le plus grand débit asymétrique dans le cas d'un système VDSL). Par ailleurs, cette mémoire possède un premier espace-mémoire alloué aux moyens d'entrelacement et un deuxième espace-mémoire alloué aux moyens de désentrelacement. La taille de chacun des deux espaces-mémoire est paramétrable en fonction du débit effectivement traité par le dispositif. Au sens de la présente invention, le terme "débit" associé à un dimensionnement de mémoire ou d'espace-mémoire s'entend comme étant un débit global, c'est-à-dire la somme des débits en réception et en émission. II est ainsi possible de réduire considérablement la taille des moyens de mémoire requis pour les moyens d'entrelacement et de désentrelacement lorsque ces moyens sont réalisés au sein d'un modem capable d'être disposé au choix côté opérateur ou côté utilisateur, et capable de pouvoir traiter au choix plusieurs débits différents symétriques ou asymétriques.
Généralement, le flot de transmission de données est protégé vis-à-vis des bruits du canal de transmission par un algorithme de codage du type Reed-Solomon, bien connu de l'homme du métier. Afin d'augmenter l'efficacité du codage de Reed-Solomon, celui-ci est couplé aux moyens d'entrelacement afin de répartir dans le temps les erreurs introduites par le canal de transmission, qui se produisent souvent en rafale affectant plusieurs octets successifs, pouvant ainsi réduire la capacité de correction du codage Reed-Solomon seul (en général huit octets par paquet). Les moyens d'entrelacement procèdent alors à un entrelacement temporel des octets en modifiant leur ordre de transmission, ce qui permet d'obtenir ladite répartition temporelle des erreurs.
Plus précisément, selon un mode de réalisation de l'invention, l'étage de codage/décodage de canal comporte des moyens de codage et de décodage de Reed-S olomon de longueur N (N étant par exemple égal à 240 octets). Les moyens d'entrelacement sont alors aptes à mettre en oeuvre un entrelacement triangulaire convolutif à I branches de i-1 blocs de M octets. Les moyens de désentrelacement sont quant à eux aptes à mettre en oeuvre un désentrelacement convolutif triangulaire à I' branches de i'-l blocs de M' octets. I et l' sont des sous-multiples de N et i et i' désignent les indices relatifs courants des branches. Par ailleurs, la taille en octets du premier espace-mémoire est égale à Ix(I-l)xM/2, tandis que la taille en octets du deuxième espace-mémoire est égale à I'x(I'-l)xM72. Et, la taille de ces deux espaces-mémoire est paramétrable par I, I', M et M'. L'utilisation d'un entrelacement triangulaire convolutif (et par conséquent d'un désentrelacement triangulaire convolutif) au lieu d'un autre type d'entrelacement classique, est particulièrement intéressant car il permet de diminuer la latence engendrée par la mémoire. En effet, un entrelacement triangulaire convolutif nécessite un espace-mémoire moins important, ce qui permet une diminution de la latence. Et, cette latence est un critère primordial et décisif pour un système de communication VDSL.
Selon un mode de réalisation particulièrement simple, la mémoire est une mémoire vive, par exemple à double accès. Les moyens d'entrelacement et de désentrelacement comprennent respectivement des premier et deuxième moyens d'adressage. Chacun de ces premier et deuxième moyens d'adressage comprennent :
- un premier compteur définissant l'indice relatif i ou i1 d'une branche, - un deuxième compteur définissant le nombre d'octets dans un bloc, ce deuxième compteur étant incrémenté à chaque fois que le premier compteur a atteint sa valeur limite de comptage,
- un troisième compteur définissant l'indice courant d'un bloc dans la branche d'indice i ou i', ce troisième compteur étant incrémenté à chaque fois qu'un bloc contient M ou M' octets, et
- des moyens de calcul intermédiaires, calculant l'adresse de chaque branche dans ladite mémoire à partir du contenu du premier compteur, c'est-à-dire à partir de l'indice relatif i ou i'.
Par ailleurs, les premiers moyens d'adressage (relatifs aux moyens d'entrelacement) comportent en outre des premiers moyens de détermination d'adresse, aptes à déterminer les adresses successives de lecture et d'écriture dans la mémoire des données successivement délivrées au moyen d'entrelacement. Ces premiers moyens de détermination d'adresse déterminent lesdites adresses à partir des valeurs fournies par les moyens de calcul intermédiaires, les deuxième et troisième compteurs, et à partir du paramètre M.
Par ailleurs, les deuxièmes moyens d'adressage (c'est-à-dire ceux relatifs aux moyens de désentrelacement) comportent en outre des deuxièmes moyens de détermination d'adresse, aptes à déterminer les adresses successives de lecture et d'écriture dans ladite mémoire des données successivement délivrées aux moyens de désentrelacement. Ces deuxièmes moyens dé détermination d'adresse déterminent lesdites adresses à partir des valeurs fournies par les moyens de calcul intermédiaires, les deuxième et troisièmes compteurs, et à partir du paramètre M', et de la taille du premier espace-mémoire (ce qui permet ainsi de déterminer la première adresse non occupée dans la mémoire). D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : - la figure 1 illustre très schematiquement Un système de communication entre deux dispositifs d'émission/réception, selon l'invention;
- la figure 2 illustre plus en détail mais toujours schematiquement, l'architecture interne d'un dispositif d'émission/ réception, selon l'invention;
- la figure 3 illustre schematiquement mais plus en détail l'architecture interne d'un étage de codage/décodage du dispositif dé la figure 2;
- les figures 4 et 5 illustrent schematiquement les principes de mise en oeuvre d'un entrelacement et d'un désentrelacement triangulaires convolutif s;
- la figure 6 illustre plus en détail, mais toujours schematiquement, l'architecture interne des moyens d'entrelacement et de désentrelacement d'un dispositif d'émission/réception, selon l'invention; - la figure 7 illustre schematiquement un mode de réalisation des premiers moyens d'adressage associés aux moyens d'entrelacement; et
- la figure 8 illustre schematiquement un exemple de réalisation des deuxièmes moyens d'adressage associés aux moyens de désentrelacement. On va maintenant décrire une application de l'invention à un système de communication VDSL, bien que l'invention n'y soit pas limitée.
Ainsi, sur la figure 1, les références TO et TU désignent deux dispositifs d'émission/réception selon l'invention, encore désignés plus simplement terminaux ou modem. L'un de ces terminaux, par exemple le terminal TO, est situé côté opérateur, tandis que l'autre terminal TU est situé côté utilisateur. Ces deux modems sont reliés par une ligne de communication LH à très haut débit.
Ainsi, à titre indicatif, le système de communication VDSL 5 permet à l'opérateur d'offrir des services symétriques, typiquement six services symétriques S1-S6, c'est-à-dire des services dont les débits d'informations dans un sens de transmission ou dans l'autre (de l'opérateur vers l'utilisateur ou de l'utilisateur vers l'opérateur) sont identiques. A titre d'exemple, le service SI qui présente le plusîaible débit a un débit de
10 32x64 kbits/seconde, tandis que le service symétrique le plus rapide S6 a un débit de 362x64 kbits/seconde.
Avec le système VDSL, l'opérateur peut également fournir des services dits "asymétriques" A1-A6, c'est-à-dire présentant des débits d'informations différents dans le sens utilisateur-opérateur (sens
15 montant) et dans le sens opérateur-utilisateur (sens descendant).
Ainsi, à titre indicatif, le premier service asymétrique Al offert possède un débit dans le sens montant de 32x64 kbits/seconde et un débit dans le sens descendant de 100x64 kbits/seconde.
Le service asymétrique possédant le plus grand débit global
20 d'informations (débit montant + débit descendant) est le service A6 dont le débit dans le sens montant est égal à 32x64 kbits/seconde et dont le débit dans le sens descendant est égal à 832x64 kbits/seconde.
Le dispositif d'émission/réception selon l'invention, va ainsi pouvoir être disposé côté utilisateur ou côté opérateur et va être capable de
25. traiter tous ces services moyennant, comme on va le voir plus en détail ci- après, un dimensionnement de la mémoire affectée aux moyens d'entrelacement/désentrelacement en fonction du débit maximum parmi les services proposés, en l'espèce le débit du plus grand service asymétrique (service A6), et moyennant un paramétrage de l'espace-
30 mémoire de cette mémoire en fonction du service effectivement traité par le dispositif.
On va maintenant décrire plus en détail l'architecture interne de l'un des terminaux de la figure 1 (en l'espèce le terminal opérateur TO), étant bien entendu que tout ce qui va être décrit ci-après est valable pour le
35 terminal TU. Le terminal TO comporte (figure 2) une chaîne d'émission et une chaîne de réception, toutes les deux reliées à la ligne de transmission LH.
L'un des constituants du terminal TO est un étage ETC de codage/décodage de canal comportant, au niveau de la chaîne d'émission un bloc de codage de canal CC et au niveau de la chaîne de réception un bloc de décodage de canal DCC.
Le bloc de codage de canal CC comporte notamment des moyens de codage de Reed-Solomon, dont la structure et la fonction sont bien connues de l'homme du métier. Ces moyens de codage de Reed-Solomon sont associés à des moyens d'entrelacement.
Plus précisément, le codage de Reed-Solomon permet avec l'entrelacement qui le suit, la correction des erreurs en rafale introduites par le canal de transmission. Le codage de Reed-Solomon s'applique individuellement à chacun des paquets de données délivrés en entrée du bloc de codage CC. Le codage de Reed-Solomon ajoute un certain nombre d'octets de parité aux octets des paquets reçus et permet ainsi de corriger un certain nombre d'octets erronés. On suppose ici, à titre d'exemple, que le codage de Reed-Solomon réalisé est un codage RS (240, 224) avec un pouvoir correcteur de 8. Ceci signifie que les moyens de codage de Reed- Solomon s'appliquent sur des paquets de 224 octets et y rajoutent 16 octets de parité, de façon à former un mot codé de Reed-Solomon dont la longueur est de 240 octets. Et, il est possible ainsi de corriger jusqu'à 8 octets erronés.
Puis, afin de répartir dans le temps les erreurs introduites par le canal qui se produisent souvent en rafale affectant plusieurs octets successifs, pouvant ainsi excéder la capacité de correction du codage de Reed-Solomon seule, on procède, afin d'augmenter l'efficacité de ce codage de Reed-Solomon, à un entrelacement temporel des octets en modifiant leur ordre de transmission. Les informations délivrées à la sortie de l'étage de codage de canal ETC, sont délivrées à un bloc de modulation BM de structure classique et connue en soi, qui peut par exemple effectuer une modulation en quadrature. Puis, après différents traitements classiques effectués dans un bloc d'émission EM comportant notamment une interface avec la ligne de transmission LH, le signal modulé est transmis sur cette ligne de transmission LH.
D'une façon analogue, la chaîne de réception du terminal TO comporte en tête un bloc de réception ER comportant notamment une interface de réception avec la ligne de transmission LH et effectuant des traitements classiques. Le signal modulé délivré à la sortie du bloc de réception ER est démodulé dans un bloc de démodulation BDM, puis le signal démodulé est délivré au bloc de décodage de canal DCC. Celui-ci comporte ainsi notamment des moyens de désentrelacement et des moyens dé décodage de Reed-Solomon. On se réfère maintenant plus particulièrement aux figures 3 et suivantes, pour décrire plus en détail l'architecture interne et le fonctionnement des moyens d'entrelacement et de désentrelacement.
Comme illustré sur la figure 3 et déjà expliqué plus haut, les moyens d'entrelacement MET font suite à des moyens de codage de Reed- Solomon CRS, tandis que les moyens de désentrelacement MDET précèdent des moyens de décodage DCRS de Reed-Solomon.
Comme illustré schematiquement sur les figures 4 et . 5, l'entrelacement et le désentrelacement réalisés sont un entrelacement et un désentrelacement triangulaires convolutifs à I branches de i-1 blocs de M octets en ce qui concerne l'entrelacement, et à I' branches de i'-l blocs de M' octets, en ce qui concerne le désentrelacement.
Comme on le verra plus en détail ci-après, les paramètres I et M d'une part, et I' et M' d'autre part, sont modifiables par exemple par logiciel, et sont délivrés par des moyens de commande MCD (figure 3) qui peuvent être des moyens logiciels. Ces paramètres définissent les tailles des espaces-mémoire qui vont être respectivement allouées aux moyens d'entrelacement et aux moyens de désentrelacement en fonction du débit des informations émises par le terminal TO (paramètres I et M) et du débit des informations reçues par le terminal TO (paramètres I' et M'). Sur la figure 4, I a été choisi à titre d'exemple égal à 7. Les moyens d'entrelacement comportent donc I branches parallèles BRi (numérotées par exemple de 0 à 1-1) qui sont réalisées avec un incrément de retard de M par branche (M représente le nombre maximal d'octets d'un bloc BKj d'indice j). Chaque branche peut être considérée comme une ligne à retard, la longueur de la branche d'indice i avec i variant de 0 à I- 1 , étant égale à ixM octets.
Ainsi, le premier bloc (ayant par exemple l'indice 0) de M octets n'est pas entrelacé et est délivré tel quel en sortie des moyens d'entrelacement. Le bloc suivant (ayant l'indice 1) de M octets est délivré à l'entrée de la branche BRI et ainsi de suite jusqu'à ce que le septième bloc de M octets (ayant l'indice 6) soit délivré à la branche BR6. Puis, le cycle recommence avec les blocs d'octets d'indices 7 à 13, les blocs d'octets précédents étant soit délivrés en sortie des moyens d'entrelacement, soit progressant d'un bloc "BKj dans la branche considérée.
Les moyens de désentrelacement associés à ces moyens d'entrelacement MET, et qui sont par conséquent incorporés dans le terminal utilisateur TU, ont une structure analogue à celle qui vient d'être décrite pour les moyens d'entrelacement, mais les indices de branches sont inversés de telle sorte que le plus grand retard d'entrelacement corresponde au plus petit retard de désentrelacement.
En ce qui concerne les moyens de désentrelacement MDET incorporés dans le terminal de l'opérateur TO, ils comprennent I' branches, la branche d'indice i' ayant une longueur égale à i'xM' octets. Sur la figure 5, on a représenté à des fins de simplification I'≈I, mais bien entendu, si le service est un service asymétrique, I et I' sont généralement différents, de même que M et M'.
Matériellement, comme illustré schematiquement sur la figure 6, les moyens d'entrelacement et les moyens de désentrelacement comprennent des moyens de mémoire communs MM, formés par exemple d'une mémoire vive à double accès. L'espace-mémoire de cette mémoire MM se décompose alors en un premier espace-mémoire ESMl alloué aux moyens d'entrelacement MET et en un deuxième espace-mémoire ESM2 alloué aux moyens de désentrelacement MDET. Les moyens d'entrelacement comportent par ailleurs des premiers moyens d'adressage MAD 1 recevant les paramètres I et M, tandis que les moyens de désentrelacement comportent des deuxièmes moyens d'adressage MAD2 recevant les paramètres I' et M'. La structure de ces moyens d'adressage sera décrite plus en détail ci-après en référence aux figures 7 et 8. La taille minimale de la mémoire MM est fixée en fonction du débit maximal pouvant être traité par le dispositif d'émission/réception. Par débit maximal, on entend bien entendu la somme du débit montant et du débit descendant. En l'espèce, le débit maximal est fourni ici par le plus grand service asymétrique A6.
On va maintenant donner, à titre d'exemple non limitatif, un exemple dé dimensionnement de la mémoire MM et du choix des paramètres I, M, I' et M' pour un service asymétrique A6 et un codage de Reed-Solomon RS (240, 224) avec un pouvoir de correction de 8 octets/mot et en faisant l'hypothèse que les lignes de transmission sont perturbées par un bruit impulsif de 0,250 ms.
Dans le sens descendant, le débit maximum est égal à 832x64 kbits/seconde. Le nombre de bits bruités est par conséquent égal au produit de ce débit par la durée du bruit impulsif, ce qui fournit un nombre de bits bruités égal à 13312 (1664 octets). Compte tenu du pouvoir correcteur du codage de Reed-Solomon (ici 8), le nombre nrs de mots de Reed-Solomon nécessaires pour corriger 1664 octets bruités est égal à 1664/8, soit 208. La taille de l'espace-mémoire pour stocker un tel débit maximum est alors égale à N.nrs/2 où N est la taille du codage de Reed-Solomon (ici 240).
Il en résulte donc une taille de l'espace-mémoire correspondant égale à 24960 octets. Le débit dans le sens montant est égal à 32x64 kbits/seconde. Un calcul analogue montre que le nombre de bits bruités est égal à 512 et que nrs=8. Il en résulte alors une taille d'espace-mémoire à prévoir pour le sens montant égale à 1920 octets. La taille minimale de la mémoire MM est donc de 26880 octets. Compte tenu de ces tailles, il est possible de déterminer les paramètres I, I', M et M'. Plus précisément, la taille du premier espace- mémoire nécessaire pour mettre en oeuvre un entrelacement convolutif triangulaire à I branches de i-1 blocs de M octets est égale à Ix(I-l)xM/2. De même, la taille du deuxième espace-mémoire ESM2 destiné à supporter le débit montant est égale à I'x(I'-l)xM'/2. Par ailleurs, I et I' doivent être des sous-multiples de la taille N du codage de Reed-Solomon.
Puisque Ix(I-l)xM/2 doit être égale à 24960, il est possible de choisir 1=40 et M=32. De même, puisque I'x(I'-l)xM72 doit être au moins égale à 1920, il est possible de choisir (moyennant une légère augmentation de cette taille pour atteindre 1932 afin de faciliter l'implémentation) I'=24 et M'=7.
La taille définitive de la mémoire MM est donc égale à 26892 octets. Le calcul de I, M, I' et M', qui vient d'être fait- our le service asymétrique A6, peut être. fait d'une façon analogue pour les autres services du système VDSL. On peut ainsi mémoriser dans l'étage de codage/décodage une table de valeurs pour les paramètres I, M, I' et M'. Lors de l'installation du modem en bout de ligne et en fonction du service effectivement fourni par l'opérateur, les moyens de contrôle MCD vont extraire de cette table mémorisée les valeurs correspondantes de I, M, l' et M', et les délivrer aux moyens d'adressage MAD1 et MAD2 dont la structure va maintenant être décrite plus en détail en se référant aux figures 7 et 8. Sur la figure 7, on voit que les premiers moyens d'adressage comprennent un premier compteur CT1 délivrant, au rythme d'un signal d'horloge, l'indice relatif i d'une branche BRi. Cet indice i est délivré à des moyens de calcul intermédiaires MCI qui déterminent l'adresse adbs de la branche BRi dans le premier espace-mémoire. Plus précisément, cette adresse adbs est égale à ix(i-l)/2. La structure de ces moyens MCI peut être aisément formée de nultiplieur, diviseur et soustracteur.
Le premier compteur CT1 a une plage de comptage égale à I et compte ainsi par exemple de 0 à 1-1.
Les moyens MD 1 comportent par ailleurs un deuxième compteur CT2 qui délivre une valeur courante m égale au nombre courant d'octets dans chaque bloque BKj d'une branche BRi. La plage de comptage de ce compteur CT2 est égale à M. En d'autres termes, m peut varier par exemple de 0 à M-l.
Le deuxième compteur CT2 est incrémenté d'une unité à chaque fois que i=I-l. Les moyens MDA1 comportent également un troisième compteur CT3, qui délivre l'indice j du bloc BKj de la branche d'indice i. La plage de comptage de ce compteur CT3 est égale à i. En d'autres termes, j varie par exemple de 0 à i- 1. Ce troisième compteur CT3 est incrémenté à chaque fois qu'un bloc contient M octets, c'est-à-dire en l'espèce à chaque fois par exemple que le compteur CT2 atteint la valeur M.
Les moyens MDA1 comportent également des premiers moyens de détermination d'adresse MD1, qui déterminent l'adresse de lecture ar dans la mémoire et l'adresse d'écriture aw dans la mémoire. Plus précisément, l'adresse de lecture ar est égale à (adbs + j)xM
+ m.
L'adresse d'écriture aw est alors tout simplement égale à l'adresse de lecture, mais retardée d'un cycle du signal d'horloge.
Là encore, les moyens MD1 peuvent être aisément réalisables à partir d'additionneurs et de multiplieurs.
Par ailleurs, à titre d'exemple non limitatif, il est possible d'utiliser, pour stocker la valeur de l'indice j délivrée par le troisième compteur CT3, qui est incrémenté tous les M cycles d'horloge, une petite mémoire auxiliaire double accès dont la taille serait égale à (I-l)xM bits. Tous les M cycles d'horloge, la valeur du j correspond à la ième branche dans la mémoire auxiliaire, puis le compteur CT3 est incrémenté et la nouvelle valeur est réécrite à la même adresse.
La structure des deuxièmes moyens d'adresse MDA2 qui vont délivrer les adresses de lecture ar' et d'écriture aw' dans le deuxième espace-mémoire de la mémoire MM, ont une structure sensiblement analogue à celle qui vient d'être décrite pour les premiers moyens d'adresse MDA1. On va décrire ici que la différence entre les moyens MDA1 et les moyens MDA2.
Le premier compteur CTIO délivre l'indice relatif i' d'une branche, i' varie cette fois-ci de I'-l à 0. Les moyens de calcul intermédiaires MCI délivrent l'adresse de chaque branche adbs' en utilisant une formule analogue à celle utilisée pour le calcul de l'adresse, mais en remplaçant i par i'.
Le deuxième compteur CT20 définit le nombre m' d'octets dans un bloc et est incrémenté à chaque fois que le compteur CT10 atteint sa valeur limite de comptage, en l'espèce lorsque i' atteint la valeur 0. Le deuxième compteur CT20 varie ici de 0 à M'-l.
Le troisième compteur CT30 définit l'indice courant j' d'un bloc dans la branche d'indice i'. Il varie de 0 à i'-l et est incrémenté à chaque fois qu'un bloc contient M' octets, c'est-à-dire lorsque le deuxième compteur CT20 a atteint la valeur M'.
Les deuxièmes moyens d'adressage MDA2 comportent des deuxièmes moyens de détermination d'adresse MD2 qui déterminent les adresses d'écriture aw' et ar'. Cependant, cette fόis-ci, les moyens MD2 doivent tenir compte de la taille du premier espace-mémoire ESMl , cette taille OF est définie par la formule (1) ci-dessous :
OF = Ix(I-l)xM/2 (1)
et est par exemple stockée dans un registre. En effet, pour l'entrelacement dans le sens montant, les adresses de la mémoire MM variaient de 0 à OF-
1.
La première adresse non occupée dans lamémoire MM vaut donc
OF. Les moyens MD2 calculent alors l'adresse de lecture ar' selon la formule (2) ci-dessous :
ar' = OF + M'x(adbs* + j') + m' (2)
L'adresse d'écriture aw' est égale à l'adresse de lecture et est disponible au coup d'horloge suivant.
Bien entendu, tout ce qui vient d'être décrit ici pour le terminal
TO s'applique au terminal TU avec des moyens de désentrelacement à I branches et des moyens d'entrelacement à l' branches. Il convient alors de remplacer, en ce qui concerne le terminal utilisateur TU, I par I' et vice versa, et M par M' et vice versa, dans tout ce qui précède.
En outre, il serait également possible d'utiliser une mémoire simple accès à la place d'une mémoire double accès, en adoptant un signal d'horloge de fréquence double. .

Claims

REVENDICATIONS
1. Dispositif d'émission/réception de données numériques, capable de traiter des débits différents pris parmi un groupe de débits prédéterminés, comprenant un étage de codage/décodage de canal comportant des moyens d'entrelacement (MET) et des moyens de désentrelacement (MDET) incluant une mémoire (MM) dont la taille minimale est fixée en fonction du débit maximal dudit groupe, et possédant un premier espace-mémoire (ESMl) alloué aux moyens d'entrelacement et un deuxième espace-mémoire (ESM2) alloué aux moyens de désentrelacement, la taille de chacun de ces deux espaces- mémoire étant paramétrable en fonction du débit effectivement traité par le dispositif.
2. Dispositif selon la revendication 1 , caractérisé par le fait que l'étage de codage/décodage de canal comportent des moyens de codage/ décodage de Reed-Solomon (CRS, DCRS) de longueur N, par le fait que les moyens d'entrelacement (MET) sont aptes à mettre en oeuvre un entrelacement convolutif à I branches de i-1 blocs de M octets, et les moyens de désentrelacement sont aptes à mettre en oeuvre un désentrelacement convolutif à l' branches de i'-l blocs de M' octets, I et I' étant des sous-multiples de N et i et i' les indices relatifs courants des branches, par le fait que la taille en octets du premier espace-mémoire est égal à Ix(I-l)xM/2 et la taille en octets du deuxième espace-mémoire est égal à I'x(I'-l)xM72, et par le fait que les tailles de ces deux espaces- mémoire sont paramétrables par I, I', M et M'.
3. Dispositif selon la revendication 2, caractérisé par le fait que la mémoire (MM) est une mémoire vive en particulier à double accès, par le fait que les moyens d'entrelacement et de désentrelacement comprennent respectivement des premiers (MDA1) et des deuxièmes (MDA2) moyens d'adressage comportant chacun un premier compteur (CT1, CTIO) définissant l'indice relatif i ou i' d'une branche, un deuxième compteur (CT2, CT20) définissant le nombre d'octets dans un bloc et incrémenté à chaque fois que le premier compteur atteint sa valeur limite de comptage, un troisième compteur (CT3, CT30) définissant l'indice courant d'un bloc dans la branche d'indice i ou i', et incrémenté à chaque fois qu'un bloc contient M ou M' octets, des moyens de calcul intermédiaires (MCI) calculant l'adresse (adbs, adbs') de chaque branche dans ladite mémoire à partir du contenu du premier compteur, par le fait que les premiers moyens d'adressage (MDA1) comportent en outre des premiers moyens de détermination d'adresse (MDl) aptes à déterminer les adresses successives de lecture et d'écriture dans ladite mémoire, des données successivement délivrées aux moyens d'entrelacement, ces moyens (MDl) déterminant lesdites adresses à partir des valeurs fournies par les moyens de calcul intermédiaires (MCI), les deuxième et troisième compteurs (CT2, CT3), et à partir du paramètre M, et par le fait que les deuxièmes moyens d'adressage(MDA2) comportent en outre des deuxièmes moyens de détermination d'adresse
(MD2) aptes à déterminer les adresses successives de lecture et d'écriture dans ladite mémoire, des données successivement délivrées aux moyens de désentrelacement, ces moyens (MD2) déterminant lesdites adresses à partir des valeurs fournies par les moyens de calcul intermédiaires (MCI), les deuxième et troisième compteurs (CT20, CT30), à partir du paramètre
M' et de la taille (OF) du premier espace-mémoire.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019031969A1 (fr) * 2017-08-08 2019-02-14 Polarcus Dmcc Procédé et module d'orientation de navire pour l'acquisition de données sismiques et pour le guidage d'un navire

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7512764B2 (en) * 2001-08-24 2009-03-31 Tian Holdings, Llc Method for allocating a memory of a de-interleaving unit
KR100724438B1 (ko) * 2001-12-26 2007-06-04 엘지전자 주식회사 기지국 모뎀의 메모리 제어장치
US7343530B2 (en) * 2004-02-10 2008-03-11 Samsung Electronics Co., Ltd. Turbo decoder and turbo interleaver
AU2005296086A1 (en) 2004-10-12 2006-04-27 Aware, Inc. Resource sharing in a telecommunications environment
US7529984B2 (en) * 2004-11-16 2009-05-05 Infineon Technologies Ag Seamless change of depth of a general convolutional interleaver during transmission without loss of data
EP1921753A3 (fr) * 2004-11-16 2008-05-21 Infineon Technologies AG Changement de profondeur sans interruption d'un entrelaceur à convolution pendant la transmission sans perte de données
US7376882B2 (en) * 2005-04-14 2008-05-20 The Boeing Company Adaptable channel compensation for reliable communication over fading communication links
US7657818B2 (en) * 2005-06-22 2010-02-02 Adaptive Spectrum And Signal Alignment, Inc. Dynamic minimum-memory interleaving
BRPI0709871B1 (pt) 2006-04-12 2019-10-15 Tq Delta, Llc. Retransmissão de pacote e compartilhamento de memória
US8190848B2 (en) * 2008-07-28 2012-05-29 Lantiq Deutschland Gmbh Interleaver memory allocation method and apparatus
JP2010261768A (ja) * 2009-05-01 2010-11-18 Sony Corp 半導体集積回路、情報処理装置、および出力データ拡散方法、並びにプログラム
US9923965B2 (en) 2015-06-05 2018-03-20 International Business Machines Corporation Storage mirroring over wide area network circuits with dynamic on-demand capacity
US9923839B2 (en) * 2015-11-25 2018-03-20 International Business Machines Corporation Configuring resources to exploit elastic network capability
US10057327B2 (en) 2015-11-25 2018-08-21 International Business Machines Corporation Controlled transfer of data over an elastic network
US10581680B2 (en) 2015-11-25 2020-03-03 International Business Machines Corporation Dynamic configuration of network features
US9923784B2 (en) 2015-11-25 2018-03-20 International Business Machines Corporation Data transfer using flexible dynamic elastic network service provider relationships
US10216441B2 (en) 2015-11-25 2019-02-26 International Business Machines Corporation Dynamic quality of service for storage I/O port allocation
US10177993B2 (en) 2015-11-25 2019-01-08 International Business Machines Corporation Event-based data transfer scheduling using elastic network optimization criteria
WO2018187902A1 (fr) 2017-04-10 2018-10-18 Qualcomm Incorporated Conception d'entrelaceur efficace de codes polaires

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08265177A (ja) * 1995-03-22 1996-10-11 Toshiba Corp インターリーブ・データ処理装置
US5751741A (en) * 1996-11-20 1998-05-12 Motorola, Inc. Rate-adapted communication system and method for efficient buffer utilization thereof
EP0856949A1 (fr) * 1997-01-31 1998-08-05 Alcatel Procédé et dispositifs d'entrelacement/désentrelacement pour données numériques, et système de communication
US5912898A (en) * 1997-02-27 1999-06-15 Integrated Device Technology, Inc. Convolutional interleaver/de-interleaver

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559625A (en) * 1983-07-28 1985-12-17 Cyclotomics, Inc. Interleavers for digital communications
US5764649A (en) * 1996-03-29 1998-06-09 Amati Communications Corporation Efficient address generation for convolutional interleaving using a minimal amount of memory
US6956872B1 (en) * 2000-05-22 2005-10-18 Globespanvirata, Inc. System and method for encoding DSL information streams having differing latencies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08265177A (ja) * 1995-03-22 1996-10-11 Toshiba Corp インターリーブ・データ処理装置
US5751741A (en) * 1996-11-20 1998-05-12 Motorola, Inc. Rate-adapted communication system and method for efficient buffer utilization thereof
EP0856949A1 (fr) * 1997-01-31 1998-08-05 Alcatel Procédé et dispositifs d'entrelacement/désentrelacement pour données numériques, et système de communication
US5912898A (en) * 1997-02-27 1999-06-15 Integrated Device Technology, Inc. Convolutional interleaver/de-interleaver

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1997, no. 02 28 February 1997 (1997-02-28) *
VEITHEN D ET AL: "A 70MB/S VARIABLE-RATE DMT-BASED MODEM FOR VDSL", IEEE INTERNATIONAL SOLID STATE CIRCUITS CONFERENCE,IEEE INC. NEW YORK,US, vol. 42, February 1999 (1999-02-01), pages 248 - 249, XP000862325, ISSN: 0193-6530 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019031969A1 (fr) * 2017-08-08 2019-02-14 Polarcus Dmcc Procédé et module d'orientation de navire pour l'acquisition de données sismiques et pour le guidage d'un navire

Also Published As

Publication number Publication date
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JP2004504754A (ja) 2004-02-12
US20030021338A1 (en) 2003-01-30

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