JPH08265177A - インターリーブ・データ処理装置 - Google Patents
インターリーブ・データ処理装置Info
- Publication number
- JPH08265177A JPH08265177A JP6250295A JP6250295A JPH08265177A JP H08265177 A JPH08265177 A JP H08265177A JP 6250295 A JP6250295 A JP 6250295A JP 6250295 A JP6250295 A JP 6250295A JP H08265177 A JPH08265177 A JP H08265177A
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- JP
- Japan
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- data
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Abstract
(57)【要約】
【目的】極めて小規模の回路でコンボリューショナル・
インターリーブ／デインターリーブを実現する装置を得
る。 【構成】アドレス発生回路１０３ａから出力される読み
出しアドレスと書き込みアドレス発生は、アドレスセレ
クタ１０３ｂにより選択されＲＡＭ１０３ｃのアドレス
指定部に入力される。データセレクタ１０３ｄは、入力
データと前記ＲＡＭからの出力データとを選択する。前
記読み出しアドレス及び書き込みアドレス及び、前記デ
ータセレクタは所定の規則に従って制御され、出力部に
はインターリーブ又はデインターリーブ処理された出力
を得る。
インターリーブ／デインターリーブを実現する装置を得
る。 【構成】アドレス発生回路１０３ａから出力される読み
出しアドレスと書き込みアドレス発生は、アドレスセレ
クタ１０３ｂにより選択されＲＡＭ１０３ｃのアドレス
指定部に入力される。データセレクタ１０３ｄは、入力
データと前記ＲＡＭからの出力データとを選択する。前
記読み出しアドレス及び書き込みアドレス及び、前記デ
ータセレクタは所定の規則に従って制御され、出力部に
はインターリーブ又はデインターリーブ処理された出力
を得る。
Description
【０００１】
【産業上の利用分野】この発明は、誤り訂正が適用され
るコンボリューショナル・インターリーブ及びデインタ
ーリーブを実現するインターリーブ・データ処理装置に
関する。
るコンボリューショナル・インターリーブ及びデインタ
ーリーブを実現するインターリーブ・データ処理装置に
関する。
【０００２】
【従来の技術】データを伝送する場合、通常、通信路に
はランダム誤りと、１ケ所に誤りが集中するバースト誤
りが存在する。そこで、ＢＣＨ符号やたたみ込み符号等
の誤り訂正用の符号をデータに付加して伝送し、受信側
で誤り訂正を行うようにしている。この場合、誤りの訂
正能力の関係で、バースト誤りのように１ケ所に集中し
てしまうと、訂正能力を越えてしまい、復号不可能とな
る。これを防ぐために、インターリーブといわれる、デ
ータの並べ替えにより誤りを拡散する手法がとられる。
はランダム誤りと、１ケ所に誤りが集中するバースト誤
りが存在する。そこで、ＢＣＨ符号やたたみ込み符号等
の誤り訂正用の符号をデータに付加して伝送し、受信側
で誤り訂正を行うようにしている。この場合、誤りの訂
正能力の関係で、バースト誤りのように１ケ所に集中し
てしまうと、訂正能力を越えてしまい、復号不可能とな
る。これを防ぐために、インターリーブといわれる、デ
ータの並べ替えにより誤りを拡散する手法がとられる。
【０００３】インターリーブは、データの並び替えの方
法により、いくつかに分類され、その中でも、ブロック
インターリーブは簡単でもあるため、以前から多く使わ
れてきた。他には、コンボリューショナル・インターリ
ーブ（文献"Burst-Correcting Codes for the Classic
Bursty Channel", G,D,Forney, Jr.）がある。
法により、いくつかに分類され、その中でも、ブロック
インターリーブは簡単でもあるため、以前から多く使わ
れてきた。他には、コンボリューショナル・インターリ
ーブ（文献"Burst-Correcting Codes for the Classic
Bursty Channel", G,D,Forney, Jr.）がある。
【０００４】コンボリューショナル・インターリーブは
レーダー干渉などで生じる周期的バースト誤りに対して
有効であるといわれ、(NASA, "S.N. users guide, Appe
ndixJ and K", STDN No, 101. 2, Revison 6,1991.)、
様々なところで使用されるようになってきた。
レーダー干渉などで生じる周期的バースト誤りに対して
有効であるといわれ、(NASA, "S.N. users guide, Appe
ndixJ and K", STDN No, 101. 2, Revison 6,1991.)、
様々なところで使用されるようになってきた。
【０００５】図９には、コンボリューショナル・インタ
ーリーブ装置の実際の構成例を示している。入力された
データ列は、Ｉ個の内、１つを選択するセレクタ７１が
順次変わっていくことによって、シンボル単位で、Ｉ個
にパラレルに変換される。振り分けられたデータは、Ｉ
個の各パスで長さがＭずつ異なる遅延回路７２ａ、７２
ｂ・・・・にそれぞれ、順次入力され、セレクタ７３は
各遅延回路で遅延されたデータを再度シリアルデータに
戻すことで交錯を行う。これより隣り合うシンボルはＭ
×Ｉ＋１シンボルだけ距離が離れることとなる。
ーリーブ装置の実際の構成例を示している。入力された
データ列は、Ｉ個の内、１つを選択するセレクタ７１が
順次変わっていくことによって、シンボル単位で、Ｉ個
にパラレルに変換される。振り分けられたデータは、Ｉ
個の各パスで長さがＭずつ異なる遅延回路７２ａ、７２
ｂ・・・・にそれぞれ、順次入力され、セレクタ７３は
各遅延回路で遅延されたデータを再度シリアルデータに
戻すことで交錯を行う。これより隣り合うシンボルはＭ
×Ｉ＋１シンボルだけ距離が離れることとなる。
【０００６】実際に使用されるのはＩ＝１２、Ｍ＝１７
等の大きいものが使用されるため、シフトレジスタ数は
１６３２［シンボル数］にもなり、１シンボル＝８ビッ
トでは１３ｋビットにもなる。
等の大きいものが使用されるため、シフトレジスタ数は
１６３２［シンボル数］にもなり、１シンボル＝８ビッ
トでは１３ｋビットにもなる。
【０００７】
【発明が解決しようとする課題】以上述べたように、コ
ンボリューショナル・インターリーブは、遅延回路をシ
フトレジスタで構成するため、回路規模が大きくなると
いう欠点があった。そこでこの発明は、極めて小規模の
回路でコンボリューショナル・インターリーブ／デイン
ターリーブを実現できるインターリーブ・データ処理装
置を提供することを目的とするものである。
ンボリューショナル・インターリーブは、遅延回路をシ
フトレジスタで構成するため、回路規模が大きくなると
いう欠点があった。そこでこの発明は、極めて小規模の
回路でコンボリューショナル・インターリーブ／デイン
ターリーブを実現できるインターリーブ・データ処理装
置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】この発明は、読み出しア
ドレスを発生する読み出しアドレス発生回路と、書き込
みアドレスを発生する書き込みアドレス発生回路と、前
記読み出しアドレスと書き込みアドレスを選択するアド
レスセレクタと、前記アドレスセレクタにより選択され
たアドレスがアドレス指定部に入力され、データ入力部
に入力データが入力されるランダムアクセスメモリと、
前記入力部の入力データと前記ランダムアクセスメモリ
からの出力データとを選択するデータセレクタと、前記
読み出しアドレス及び書き込みアドレスと、前記データ
セレクタとを所定の規則に従って制御する手段とを有
し、前記データセレクタ出力部にはインターリーブ又は
デインターリーブ処理された出力を得る装置である。
ドレスを発生する読み出しアドレス発生回路と、書き込
みアドレスを発生する書き込みアドレス発生回路と、前
記読み出しアドレスと書き込みアドレスを選択するアド
レスセレクタと、前記アドレスセレクタにより選択され
たアドレスがアドレス指定部に入力され、データ入力部
に入力データが入力されるランダムアクセスメモリと、
前記入力部の入力データと前記ランダムアクセスメモリ
からの出力データとを選択するデータセレクタと、前記
読み出しアドレス及び書き込みアドレスと、前記データ
セレクタとを所定の規則に従って制御する手段とを有
し、前記データセレクタ出力部にはインターリーブ又は
デインターリーブ処理された出力を得る装置である。
【０００９】またこの発明は前記読み出し及び書き込み
アドレス発生回路では、それぞれ行アドレスと列アドレ
ス発生回路とを有し、更に列アドレスを初期値としてロ
ードし、モディロＮでＭづつ減算していく回路により列
アドレスを生成する手段を有したことを特徴とする。
アドレス発生回路では、それぞれ行アドレスと列アドレ
ス発生回路とを有し、更に列アドレスを初期値としてロ
ードし、モディロＮでＭづつ減算していく回路により列
アドレスを生成する手段を有したことを特徴とする。
【００１０】さらにまたこの発明は、前記読み出し及び
書き込みアドレス発生回路では、それぞれ行アドレスと
列アドレス発生回路を有し、更に列アドレスを初期値と
してロードし、モディロＮとＭづつ加算していく回路に
より列アドレスを生成する手段を有し、デインターリー
ブ出力を得ることを特徴とする。
書き込みアドレス発生回路では、それぞれ行アドレスと
列アドレス発生回路を有し、更に列アドレスを初期値と
してロードし、モディロＮとＭづつ加算していく回路に
より列アドレスを生成する手段を有し、デインターリー
ブ出力を得ることを特徴とする。
【００１１】
【作用】インターリーブにおいては、読み出しアドレス
発生回路と、書き込みアドレス発生回路と、読み出しア
ドレスと書き込みアドレスを選択するセレクタと、選択
されたアドレスと入力データを入力とするＲＡＭと、入
力データとＲＡＭからの出力とを選択し、出力するセレ
クタとから構成され、読み出し行アドレスはカウンタを
用い、読み出し列アドレスは行アドレスの１サイクルご
とにカウントアップするように動作し、行アドレス発生
回路については読み込みと書き込みで共有している。そ
して、書き込みアドレスを初期値としてロードし、モデ
ィロＮでＭづつ減算していく回路により、読み込みの列
アドレスを生成し、インターリーブを実現することにな
る。
発生回路と、書き込みアドレス発生回路と、読み出しア
ドレスと書き込みアドレスを選択するセレクタと、選択
されたアドレスと入力データを入力とするＲＡＭと、入
力データとＲＡＭからの出力とを選択し、出力するセレ
クタとから構成され、読み出し行アドレスはカウンタを
用い、読み出し列アドレスは行アドレスの１サイクルご
とにカウントアップするように動作し、行アドレス発生
回路については読み込みと書き込みで共有している。そ
して、書き込みアドレスを初期値としてロードし、モデ
ィロＮでＭづつ減算していく回路により、読み込みの列
アドレスを生成し、インターリーブを実現することにな
る。
【００１２】デインターリーブにおいては、読み出しア
ドレス発生回路と、書き込みアドレス発生回路と、読み
込みアドレスと書き込みアドレスを選択するセレクタ
と、選択されたアドレスと入力データを入力とするＲＡ
Ｍと、入力データとＲＡＭからの出力とを選択し、出力
するセレクタとから構成され、読み出し行アドレスはカ
ウンタを用い、読み出し列アドレスは、行アドレスの１
サイクルごとにカウントアップするように動作し、行ア
ドレス発生回路については読み出しと書き込みで共有し
ている。そして、書き込みアドレスを初期値としてロー
ドし、モディロＮでＭづつ加算していく回路により、読
み出し列アドレスを生成し、デインターリーブを実現す
ることになる。
ドレス発生回路と、書き込みアドレス発生回路と、読み
込みアドレスと書き込みアドレスを選択するセレクタ
と、選択されたアドレスと入力データを入力とするＲＡ
Ｍと、入力データとＲＡＭからの出力とを選択し、出力
するセレクタとから構成され、読み出し行アドレスはカ
ウンタを用い、読み出し列アドレスは、行アドレスの１
サイクルごとにカウントアップするように動作し、行ア
ドレス発生回路については読み出しと書き込みで共有し
ている。そして、書き込みアドレスを初期値としてロー
ドし、モディロＮでＭづつ加算していく回路により、読
み出し列アドレスを生成し、デインターリーブを実現す
ることになる。
【００１３】
【実施例】以下この発明の実施例を図面を参照して説明
する。図１はこの発明の全体の構成を示すブロック図で
ある。アドレス発生回路１０３ａよりつくられた、列ア
ドレスと行アドレスはそれぞれ、書き込みと読み出し用
があり、１シンボルクロックの間に、書き込み、読み出
しアドレスがアドレス選択信号にもとづき、セレクタ１
０３ｂで選択される。ＲＡＭ１０３ｃは、１シン３ボル
クロックの間に、読み出しパルス、書き込みパルスが供
給され、読み出しと書き込みが行われる。セレクタ１０
３ｄは、ＲＡＭ１０３ｃの出力か、入力データかのいず
れかをＲＡＭ出力選択信号により選択し、データを出力
する。
する。図１はこの発明の全体の構成を示すブロック図で
ある。アドレス発生回路１０３ａよりつくられた、列ア
ドレスと行アドレスはそれぞれ、書き込みと読み出し用
があり、１シンボルクロックの間に、書き込み、読み出
しアドレスがアドレス選択信号にもとづき、セレクタ１
０３ｂで選択される。ＲＡＭ１０３ｃは、１シン３ボル
クロックの間に、読み出しパルス、書き込みパルスが供
給され、読み出しと書き込みが行われる。セレクタ１０
３ｄは、ＲＡＭ１０３ｃの出力か、入力データかのいず
れかをＲＡＭ出力選択信号により選択し、データを出力
する。
【００１４】図２には、読み出しと、書き込みのタイミ
ングチャートを示している。図３と図４には、コンボリ
ューショナル・インターリーブを実現する一例としてＲ
ＡＭ制御のタイミングを示す。
ングチャートを示している。図３と図４には、コンボリ
ューショナル・インターリーブを実現する一例としてＲ
ＡＭ制御のタイミングを示す。
【００１５】図３の例ではＩ（系統）＝４、Ｍ（長さ）
＝２、Ｎ＝Ｉ×Ｍ＝８（距離）の場合について示してい
る。行アドレス（行ＡＤＲ）は、書き込みと読み出しで
同一のものを利用する。これは、シフトレジスタで構成
するコンボリューショナル・インターリーブにおける、
セレクタに相当する。行アドレスは、Ｉ＝４サイクルで
１づつカウントアップし、Ｉ＝４サイクルで０にもど
る。
＝２、Ｎ＝Ｉ×Ｍ＝８（距離）の場合について示してい
る。行アドレス（行ＡＤＲ）は、書き込みと読み出しで
同一のものを利用する。これは、シフトレジスタで構成
するコンボリューショナル・インターリーブにおける、
セレクタに相当する。行アドレスは、Ｉ＝４サイクルで
１づつカウントアップし、Ｉ＝４サイクルで０にもど
る。
【００１６】書き込みの列アドレスは、行アドレスが一
巡するごとに１づつアップし、周期Ｎ−Ｍ＝６ごとに一
巡する。読み出しの列アドレスは、行アドレスの一巡し
たごとに、列アドレスを初期値としてロードする。括弧
（ ）で示された数字がロードされる値となる。Ｎ−Ｍ
＝６進で動作し、以後、Ｍ＝２づつカウントダウンして
いく。図３のタイミング図において、ｘで示してあるの
は、つまり括弧（ ）の部分は、ＲＡＭ選択信号によ
り、入力データを選択しているときであり、このとき
は、ＲＡＭの動作は無視されることになる。
巡するごとに１づつアップし、周期Ｎ−Ｍ＝６ごとに一
巡する。読み出しの列アドレスは、行アドレスの一巡し
たごとに、列アドレスを初期値としてロードする。括弧
（ ）で示された数字がロードされる値となる。Ｎ−Ｍ
＝６進で動作し、以後、Ｍ＝２づつカウントダウンして
いく。図３のタイミング図において、ｘで示してあるの
は、つまり括弧（ ）の部分は、ＲＡＭ選択信号によ
り、入力データを選択しているときであり、このとき
は、ＲＡＭの動作は無視されることになる。
【００１７】このように、アドレスを発生させることに
より、シフトレジスタで構成したものと同様の動作を得
ることができる。読み込み及び書き込みアドレス発生で
は、それぞれ行アドレスと列アドレス発生し、更に列ア
ドレスを初期値としてロードし、モディロＮでＭづつ減
算していくようにして列アドレスを生成している。デイ
ンターリーブのときは、読み込み及び書き込みアドレス
発生では、それぞれ行アドレスと列アドレスを発生し、
更に列アドレスを初期値としてロードし、モディロＮで
Ｍづつ加算していくことにより列アドレスを生成してい
る。
より、シフトレジスタで構成したものと同様の動作を得
ることができる。読み込み及び書き込みアドレス発生で
は、それぞれ行アドレスと列アドレス発生し、更に列ア
ドレスを初期値としてロードし、モディロＮでＭづつ減
算していくようにして列アドレスを生成している。デイ
ンターリーブのときは、読み込み及び書き込みアドレス
発生では、それぞれ行アドレスと列アドレスを発生し、
更に列アドレスを初期値としてロードし、モディロＮで
Ｍづつ加算していくことにより列アドレスを生成してい
る。
【００１８】図４は、（Ｉ、Ｍ）＝（１１、１８）、
（１２、１７）、（１３、１６）の時のインターリー
ブ、及びデインターリーブにおける各タイミングチャー
トを示している。Ｉ，Ｍが先の実施例と異なるときも同
様で、行アドレスは読み／書き共通で、Ｉ周期のカウン
タ動作を行い、書き込みアドレスは行カウンタが一巡す
るごとに、１づつカウントアップし、周期は（Ｎ−Ｍ）
となる。読み出しの列アドレスは、それぞれ行アドレス
が０の時、読み出しの列アドレスがロードされ、Ｍづつ
減算される（Ｎ−Ｍ進動作）。このシステムは、等化的
には、図５に示すようなシフトレジスタを用いたインタ
ーリーブ／デインターリーブシステムと同様な動作を得
る。即ちＩ−１系統の遅延ラインがあり、それぞれの系
統の遅延量は、異なるもので、単位遅延量がＭビットの
シフトレジスタで構成されている。そして、入力側スイ
ッチＳＡ１と出力側スイッチＳＡ２とがデータ選択のた
めに制御される。インターリーブ側もデインターリーブ
側も同様な構成であるが、インターリーブ側のスイッチ
ＳＡ１と出力側スイッチＳＡ２とスイッチＳＢ１、ＳＢ
２とは、対称的な動作を得ることにより、デインターリ
ーブを実現している。
（１２、１７）、（１３、１６）の時のインターリー
ブ、及びデインターリーブにおける各タイミングチャー
トを示している。Ｉ，Ｍが先の実施例と異なるときも同
様で、行アドレスは読み／書き共通で、Ｉ周期のカウン
タ動作を行い、書き込みアドレスは行カウンタが一巡す
るごとに、１づつカウントアップし、周期は（Ｎ−Ｍ）
となる。読み出しの列アドレスは、それぞれ行アドレス
が０の時、読み出しの列アドレスがロードされ、Ｍづつ
減算される（Ｎ−Ｍ進動作）。このシステムは、等化的
には、図５に示すようなシフトレジスタを用いたインタ
ーリーブ／デインターリーブシステムと同様な動作を得
る。即ちＩ−１系統の遅延ラインがあり、それぞれの系
統の遅延量は、異なるもので、単位遅延量がＭビットの
シフトレジスタで構成されている。そして、入力側スイ
ッチＳＡ１と出力側スイッチＳＡ２とがデータ選択のた
めに制御される。インターリーブ側もデインターリーブ
側も同様な構成であるが、インターリーブ側のスイッチ
ＳＡ１と出力側スイッチＳＡ２とスイッチＳＢ１、ＳＢ
２とは、対称的な動作を得ることにより、デインターリ
ーブを実現している。
【００１９】また上記した図３、図４のタイミングチャ
ートからもわかるように、行アドレスが同一であるた
め、図６に示すように、行アドレス発生回路４１の出力
アドレスについては、直接ＲＡＭ４５に入力し、列アド
レス発生回路４２の出力アドレスに関しては、列カウン
タである列アドレス発生回路４２の出力と、タイミング
発生回路４３の出力を、セレクタ４４により選択してＲ
ＡＭ４５の列アドレスとする。ここで、列アドレスのタ
イミング発生回路４３は、（Ｎ−Ｍ）進のＭづつカウン
トダウンするカウンタで構成することができる。
ートからもわかるように、行アドレスが同一であるた
め、図６に示すように、行アドレス発生回路４１の出力
アドレスについては、直接ＲＡＭ４５に入力し、列アド
レス発生回路４２の出力アドレスに関しては、列カウン
タである列アドレス発生回路４２の出力と、タイミング
発生回路４３の出力を、セレクタ４４により選択してＲ
ＡＭ４５の列アドレスとする。ここで、列アドレスのタ
イミング発生回路４３は、（Ｎ−Ｍ）進のＭづつカウン
トダウンするカウンタで構成することができる。
【００２０】デインターリーブ回路においては、インタ
ーリーブ回路と同一の構成により、デインターリーブを
実現できる。デインターリーブではタイミング発生部で
は、Ｍづつカウントアップする（Ｍだけ加算する）タイ
ミング発生回路により構成する。そのタイミング図は図
３、図４に示した通りである。
ーリーブ回路と同一の構成により、デインターリーブを
実現できる。デインターリーブではタイミング発生部で
は、Ｍづつカウントアップする（Ｍだけ加算する）タイ
ミング発生回路により構成する。そのタイミング図は図
３、図４に示した通りである。
【００２１】Ｉ＝４、Ｍ＝２の場合で実際に、シフトレ
ジスタとＲＡＭによる動作をシミュレートした結果を図
７に示す。シミュレーションより、インターリーブ／デ
インターリーブにおいて、シフトレジスタとＲＡＭで同
一の結果が得られていることが確認された。
ジスタとＲＡＭによる動作をシミュレートした結果を図
７に示す。シミュレーションより、インターリーブ／デ
インターリーブにおいて、シフトレジスタとＲＡＭで同
一の結果が得られていることが確認された。
【００２２】また同様にＩ＝１１、Ｍ＝１８で実際に使
用されるような、大きな値においても、同様の結果が得
られるものでその結果を図８に示す。上述したように、
シフトレジスターはＲＡＭに比べ、同一ビット数で、２
０倍以上のハードウェア規模を必要とするが、このよう
な発明によればコンボリューショナル・インターリーブ
がＲＡＭで構成でき、ハードウェアの規模を大幅に削減
することができる。
用されるような、大きな値においても、同様の結果が得
られるものでその結果を図８に示す。上述したように、
シフトレジスターはＲＡＭに比べ、同一ビット数で、２
０倍以上のハードウェア規模を必要とするが、このよう
な発明によればコンボリューショナル・インターリーブ
がＲＡＭで構成でき、ハードウェアの規模を大幅に削減
することができる。
【００２３】
【発明の効果】以上説明したようにこの発明によれば、
極めて小規模の回路でコンボリューショナル・インター
リーブ／デインターリーブを実現することができる。
極めて小規模の回路でコンボリューショナル・インター
リーブ／デインターリーブを実現することができる。
【図１】この発明の一実施例を示すブロック図。
【図２】図１の回路の動作を説明するために示すタイミ
ング図。
ング図。
【図３】この発明の一実施例の動作を説明するために示
す詳細なタイミング図。
す詳細なタイミング図。
【図４】同じくこの発明の一実施例の動作を説明するた
めに示す詳細なタイミング図。
めに示す詳細なタイミング図。
【図５】この発明の装置と等価なシフトレジスタの構成
図。
図。
【図６】この発明の他の実施例を示すブロック図。
【図７】この発明によるインターリーブ／デインターリ
ーブ結果（Ｉ＝４、Ｍ＝２）を示す説明図。
ーブ結果（Ｉ＝４、Ｍ＝２）を示す説明図。
【図８】さらにまたこの発明によるインターリーブ／デ
インターリーブ結果（Ｉ＝１１、Ｍ＝１８）を示す説明
図。
インターリーブ結果（Ｉ＝１１、Ｍ＝１８）を示す説明
図。
【図９】従来のシフトレジスタによるインターリーブ／
デインターリーブ装置の例を示すブロック図。
デインターリーブ装置の例を示すブロック図。
１０３ａ…アドレス発生回路、１０３ｂ…セレクタ、１
０３ｃ…ＲＡＭ（ランダムアクセスメモリ）、１０３ｄ
…セレクタ。
０３ｃ…ＲＡＭ（ランダムアクセスメモリ）、１０３ｄ
…セレクタ。
Claims (3)
- 【請求項１】読み出しアドレスを発生する読み出しアド
レス発生回路と、 書き込みアドレスを発生する書き込みアドレス発生回路
と、 前記読み出しアドレスと書き込みアドレスを選択するア
ドレスセレクタと、 前記アドレスセレクタにより選択されたアドレスがアド
レス指定部に入力され、データ入力部に入力データが入
力されるランダムアクセスメモリと前記入力部の入力デ
ータと前記ランダムアクセスメモリからの出力データと
を選択するデータセレクタと、 前記読み出しアドレス及び書き込みアドレスと、前記デ
ータセレクタとを所定の規則に従って制御する手段とを
有し、 前記データセレクタ出力部にはインターリーブ又はデイ
ンターリーブ処理された出力を得ることを特徴としたイ
ンターリーブ・データ処理装置。 - 【請求項２】前記読み出し及び書き込みアドレス発生回
路では、 それぞれ行アドレスと列アドレス発生回路とを有し、更
に列アドレスを初期値としてロードし、モディロＮでＭ
づつ減算していく回路により列アドレスを生成する手段
を有したことを特徴とする請求項１記載のインターリー
ブ・データ処理装置。 - 【請求項３】前記読み出し及び書き込みアドレス発生回
路では、 それぞれ行アドレスと列アドレス発生回路を有し、更に
列アドレスを初期値としてロードし、モディロＮとＭづ
つ加算していく回路により列アドレスを生成する手段を
有し、デインターリーブ出力を得ることを特徴とする請
求項１記載のインターリーブ・データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250295A JPH08265177A (ja) | 1995-03-22 | 1995-03-22 | インターリーブ・データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250295A JPH08265177A (ja) | 1995-03-22 | 1995-03-22 | インターリーブ・データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265177A true JPH08265177A (ja) | 1996-10-11 |
Family
ID=13202016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6250295A Pending JPH08265177A (ja) | 1995-03-22 | 1995-03-22 | インターリーブ・データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265177A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188555A (ja) * | 1998-12-21 | 2000-07-04 | Nec Corp | ブロックインターリーブ回路 |
| WO2002007324A1 (fr) * | 2000-07-18 | 2002-01-24 | Stmicroelectronics Sa | Dispositif d'emission/reception de donnees numeriques capable de traiter des debits differents, en particulier dans un environnement vdsl |
| KR100338635B1 (ko) * | 1999-07-13 | 2002-05-30 | 윤종용 | 다단계 채널 인터리버/디인터리버에 사용하기 위한어드레스 생성 장치 및 방법 |
| KR100362557B1 (ko) * | 1999-04-06 | 2002-11-27 | 삼성전자 주식회사 | 이차원 인터리빙 장치 및 방법 |
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| JP2008547298A (ja) * | 2005-06-22 | 2008-12-25 | アダプティブ スペクトラム アンド シグナル アラインメント インコーポレイテッド | 動的最小メモリインタリーブ |
-
1995
- 1995-03-22 JP JP6250295A patent/JPH08265177A/ja active Pending
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