JP3348069B2 - ビタビ復号装置および方法 - Google Patents
ビタビ復号装置および方法Info
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- JP3348069B2 JP3348069B2 JP2000070669A JP2000070669A JP3348069B2 JP 3348069 B2 JP3348069 B2 JP 3348069B2 JP 2000070669 A JP2000070669 A JP 2000070669A JP 2000070669 A JP2000070669 A JP 2000070669A JP 3348069 B2 JP3348069 B2 JP 3348069B2
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Description
【０００１】
【発明が属する技術分野】本発明は、畳み込み符号の誤
り訂正復号を行うパストレース方式のビタビ復号装置お
よび方法に関する技術に属する。
り訂正復号を行うパストレース方式のビタビ復号装置お
よび方法に関する技術に属する。
【０００２】
【従来の技術】ビタビ（Viterbi ）復号は、畳み込み符
号の最尤復号法に使用されるものであり、誤り訂正能力
が高いことから、伝送誤りが生じやすい衛星通信、衛星
放送等の伝送方式における復号器に用いられている。復
調回路の高速化及び集積化に伴い、低消費電力であり高
速動作可能なビタビ復号装置が望まれている。
号の最尤復号法に使用されるものであり、誤り訂正能力
が高いことから、伝送誤りが生じやすい衛星通信、衛星
放送等の伝送方式における復号器に用いられている。復
調回路の高速化及び集積化に伴い、低消費電力であり高
速動作可能なビタビ復号装置が望まれている。
【０００３】従来のビタビ復号装置の例として、マルチ
ポートメモリを４分割して４つのトレースバックメモリ
を構成し、各トレースバックメモリの動作のパイプライ
ン化を行い、動作の高速化かつ低消費電力化を図ったも
のがある（“A 45-Mbit/sec.VLSI Viterbi Decorder fo
r Digital Video Applications”,IEEE Natl Telesyste
ms Conf. Vol. 1993 p.127-130 '93.STANFORD TELECOM
）。
ポートメモリを４分割して４つのトレースバックメモリ
を構成し、各トレースバックメモリの動作のパイプライ
ン化を行い、動作の高速化かつ低消費電力化を図ったも
のがある（“A 45-Mbit/sec.VLSI Viterbi Decorder fo
r Digital Video Applications”,IEEE Natl Telesyste
ms Conf. Vol. 1993 p.127-130 '93.STANFORD TELECOM
）。
【０００４】
【発明が解決しようとする課題】ビタビ復号において誤
り訂正能力を向上させるためには、トレースバック長を
拘束長に対して十分大きくする必要がある。ところが、
トレースバック長を大きくすると、必要となるトレース
バックメモリの容量が増大する。
り訂正能力を向上させるためには、トレースバック長を
拘束長に対して十分大きくする必要がある。ところが、
トレースバック長を大きくすると、必要となるトレース
バックメモリの容量が増大する。
【０００５】前記の問題に鑑み、本発明は、ビタビ復号
において、信号の復号に要する記憶容量を従来よりも削
減することを課題とする。
において、信号の復号に要する記憶容量を従来よりも削
減することを課題とする。
【０００６】
【課題を解決するための手段】本発明は、ビタビ復号の
各ステートを、トレースバック長単位ではなく、トレー
スバック長の１／ｎ（ｎは２以上の整数）を単位として
実行するものである。
各ステートを、トレースバック長単位ではなく、トレー
スバック長の１／ｎ（ｎは２以上の整数）を単位として
実行するものである。
【０００７】具体的には、請求項１の発明が講じた解決
手段は、入力された受信符号をパストレース方式によっ
て復号するビタビ復号装置として（トレースバック長を
ｍ（ｍは正の整数）とする）、前記受信符号を入力と
し、各受信符号に対して、各ノードに各ビットが対応す
るパス選択信号を生成出力するＡＣＳ（Add Compare Se
lect）回路と、ビット幅が前記パス選択信号のビット数
と等しく、ワード数が（ｍ／ｎ（ｎは２以上の整数））
である記憶領域を有し、前記ＡＣＳ回路から出力された
パス選択信号を（ｍ／ｎ）個ずつ記憶する（ｎ＋２）個
の記憶部と、前記各記憶部のいずれか１つを順次選択
し、選択した記憶部に前記ＡＣＳ回路から出力されたパ
ス選択信号を書き込む信号書き込み回路と、前記各記憶
部のいずれか１つを順次選択し、選択した記憶部からパ
ス選択信号を読み出す信号読み出し回路と、前記ＡＣＳ
回路から出力されたｍ個のパス選択信号を入力し、入力
したパス選択信号から、前記各記憶部に書き込まれる
（ｍ／ｎ）個のパス選択信号毎に、最尤パスの終端のノ
ード番号である開始ノード番号を決定する開始ノード番
号決定部と、前記信号読み出し回路によって読み出され
た（ｍ／ｎ）個のパス選択信号を入力とし、この（ｍ／
ｎ）個のパス選択信号に対し、前記開始ノード番号決定
部によって決定された開始ノード番号からトレースバッ
クを行い、信号を復号するトレースバック回路とを備
え、当該ビタビ復号装置は、時間間隔ｍｆ／ｎ（ｆはシ
ンボルレート）の期間を単位として動作し、前記各記憶
部はそれぞれ、（ｎ＋２）個の単位期間を１周期とし
て、巡回的に、かつ、１単位期間ずつタイミングがずら
されて動作し、かつ、第１の単位期間において、前記信
号書き込み回路によって（ｍ／ｎ）個のパス選択信号が
書き込まれ、第２〜第（ｎ＋１）の単位期間において、
前記開始ノード番号決定部によって開始ノード番号が決
定され、第（ｎ＋２）の単位期間において、前記信号読
み出し回路によって（ｍ／ｎ）個のパス選択信号が読み
出され、前記トレースバック回路によって信号が復号さ
れるものである。
手段は、入力された受信符号をパストレース方式によっ
て復号するビタビ復号装置として（トレースバック長を
ｍ（ｍは正の整数）とする）、前記受信符号を入力と
し、各受信符号に対して、各ノードに各ビットが対応す
るパス選択信号を生成出力するＡＣＳ（Add Compare Se
lect）回路と、ビット幅が前記パス選択信号のビット数
と等しく、ワード数が（ｍ／ｎ（ｎは２以上の整数））
である記憶領域を有し、前記ＡＣＳ回路から出力された
パス選択信号を（ｍ／ｎ）個ずつ記憶する（ｎ＋２）個
の記憶部と、前記各記憶部のいずれか１つを順次選択
し、選択した記憶部に前記ＡＣＳ回路から出力されたパ
ス選択信号を書き込む信号書き込み回路と、前記各記憶
部のいずれか１つを順次選択し、選択した記憶部からパ
ス選択信号を読み出す信号読み出し回路と、前記ＡＣＳ
回路から出力されたｍ個のパス選択信号を入力し、入力
したパス選択信号から、前記各記憶部に書き込まれる
（ｍ／ｎ）個のパス選択信号毎に、最尤パスの終端のノ
ード番号である開始ノード番号を決定する開始ノード番
号決定部と、前記信号読み出し回路によって読み出され
た（ｍ／ｎ）個のパス選択信号を入力とし、この（ｍ／
ｎ）個のパス選択信号に対し、前記開始ノード番号決定
部によって決定された開始ノード番号からトレースバッ
クを行い、信号を復号するトレースバック回路とを備
え、当該ビタビ復号装置は、時間間隔ｍｆ／ｎ（ｆはシ
ンボルレート）の期間を単位として動作し、前記各記憶
部はそれぞれ、（ｎ＋２）個の単位期間を１周期とし
て、巡回的に、かつ、１単位期間ずつタイミングがずら
されて動作し、かつ、第１の単位期間において、前記信
号書き込み回路によって（ｍ／ｎ）個のパス選択信号が
書き込まれ、第２〜第（ｎ＋１）の単位期間において、
前記開始ノード番号決定部によって開始ノード番号が決
定され、第（ｎ＋２）の単位期間において、前記信号読
み出し回路によって（ｍ／ｎ）個のパス選択信号が読み
出され、前記トレースバック回路によって信号が復号さ
れるものである。
【０００８】請求項１の発明によると、パス選択信号
は、（ｍ／ｎ）個ずつ各記憶部に記憶され、（ｍ／ｎ）
個毎に、トレースバック回路によってトレースバック処
理が実行される。すなわち、開始ノード番号を決定する
ために必要なパス選択信号の個数は従来と同様にｍ個で
あっても、１回のトレースバックのために格納するパス
選択信号の個数がｍ個から（ｍ／ｎ）個に削減されるの
で、その分、パス選択信号を記憶するための記憶容量を
削減することができる。例えば、本願発明者がすでに提
案したようなパス選択信号の書き込みと開始ノード番号
の決定とを同時に実行するようなビタビ復号の場合（特
許第２９９６６１５号公報参照）には、信号復号を連続
的に行うために記憶する必要があるパス選択信号の個数
を、３ｍ個から（ｍ＋２ｍ／ｎ）個に削減することがで
きる。
は、（ｍ／ｎ）個ずつ各記憶部に記憶され、（ｍ／ｎ）
個毎に、トレースバック回路によってトレースバック処
理が実行される。すなわち、開始ノード番号を決定する
ために必要なパス選択信号の個数は従来と同様にｍ個で
あっても、１回のトレースバックのために格納するパス
選択信号の個数がｍ個から（ｍ／ｎ）個に削減されるの
で、その分、パス選択信号を記憶するための記憶容量を
削減することができる。例えば、本願発明者がすでに提
案したようなパス選択信号の書き込みと開始ノード番号
の決定とを同時に実行するようなビタビ復号の場合（特
許第２９９６６１５号公報参照）には、信号復号を連続
的に行うために記憶する必要があるパス選択信号の個数
を、３ｍ個から（ｍ＋２ｍ／ｎ）個に削減することがで
きる。
【０００９】請求項２の発明では、前記請求項１のビタ
ビ復号装置における開始ノード番号決定部は、並列に動
作するｎ個の開始ノード番号決定回路を有し、前記各開
始ノード番号決定回路はそれぞれ、周期がｍ×ｆ（ｆは
シンボルレート）、互いの位相差が（ｍ×ｆ／ｎ）であ
るｎ個の初期化信号によって順次初期化されるものと
し、前記トレースバック回路は、前記ｎ個の開始ノード
番号決定回路のうち初期化の対象となるものの出力を開
始ノード番号として用いるものとする。
ビ復号装置における開始ノード番号決定部は、並列に動
作するｎ個の開始ノード番号決定回路を有し、前記各開
始ノード番号決定回路はそれぞれ、周期がｍ×ｆ（ｆは
シンボルレート）、互いの位相差が（ｍ×ｆ／ｎ）であ
るｎ個の初期化信号によって順次初期化されるものと
し、前記トレースバック回路は、前記ｎ個の開始ノード
番号決定回路のうち初期化の対象となるものの出力を開
始ノード番号として用いるものとする。
【００１０】請求項３の発明では、前記請求項１のビタ
ビ復号装置における開始ノード番号決定部は、直列に接
続され、周期（ｍ×ｆ／ｎ）の初期化信号によって初期
化されるｎ個の開始ノード番号決定回路を有し、初期化
の際に、第１段の開始ノード番号決定回路のノード番号
記憶手段は、そのノード番号計算手段の出力を初期値と
して記憶し、第２段以降の開始ノード番号決定回路のノ
ード番号記憶手段は、その直前段の開始ノード番号決定
回路のノード番号記憶手段のうち、そのノード番号計算
手段によって決定されたノード番号に対応するノード番
号記憶手段の出力を選択して、初期値として記憶するも
のとし、前記トレースバック回路は、前記ｎ個の開始ノ
ード番号決定回路のうち最終段のものの出力を開始ノー
ド番号として用いるものとする。
ビ復号装置における開始ノード番号決定部は、直列に接
続され、周期（ｍ×ｆ／ｎ）の初期化信号によって初期
化されるｎ個の開始ノード番号決定回路を有し、初期化
の際に、第１段の開始ノード番号決定回路のノード番号
記憶手段は、そのノード番号計算手段の出力を初期値と
して記憶し、第２段以降の開始ノード番号決定回路のノ
ード番号記憶手段は、その直前段の開始ノード番号決定
回路のノード番号記憶手段のうち、そのノード番号計算
手段によって決定されたノード番号に対応するノード番
号記憶手段の出力を選択して、初期値として記憶するも
のとし、前記トレースバック回路は、前記ｎ個の開始ノ
ード番号決定回路のうち最終段のものの出力を開始ノー
ド番号として用いるものとする。
【００１１】請求項４の発明では、前記請求項１のビタ
ビ復号装置における（ｎ＋２）個の記憶部は、これらの
記憶部の総記憶容量の１／２の記憶容量をそれぞれ有す
る２個のシングルポートメモリによって、構成されたも
のとする。
ビ復号装置における（ｎ＋２）個の記憶部は、これらの
記憶部の総記憶容量の１／２の記憶容量をそれぞれ有す
る２個のシングルポートメモリによって、構成されたも
のとする。
【００１２】また、請求項５の発明が講じた解決手段
は、受信符号をパストレース方式によって復号するビタ
ビ復号方法として（トレースバック長をｍ（ｍは正の整
数）とする）、ｍ／ｎ（ｎは２以上の整数）個のパス選
択信号を記憶可能である記憶部を（ｎ＋２）個用い、時
間間隔ｍｆ／ｎ（ｆはシンボルレート）の期間を処理単
位として、前記各記憶部についてそれぞれ、（ｎ＋２）
個の単位期間を１周期として、巡回的にかつ１単位期間
ずつタイミングをずらして処理を行い、かつ、第１の単
位期間において、受信符号から生成されたパス選択信号
をｍ／ｎ個当該記憶部に書き込み、第２〜第（ｎ＋１）
の単位期間において、他の記憶部に書き込むｍ個のパス
選択信号から、当該記憶部に書き込まれた（ｍ／ｎ）個
のパス選択信号における最尤パスの終端のノード番号を
求め、第（ｎ＋２）の単位期間において、求めたノード
番号を開始ノード番号として、当該記憶部に書き込まれ
た（ｍ／ｎ）個のパス選択信号に対してトレースバック
を行い、信号を復号するものである。
は、受信符号をパストレース方式によって復号するビタ
ビ復号方法として（トレースバック長をｍ（ｍは正の整
数）とする）、ｍ／ｎ（ｎは２以上の整数）個のパス選
択信号を記憶可能である記憶部を（ｎ＋２）個用い、時
間間隔ｍｆ／ｎ（ｆはシンボルレート）の期間を処理単
位として、前記各記憶部についてそれぞれ、（ｎ＋２）
個の単位期間を１周期として、巡回的にかつ１単位期間
ずつタイミングをずらして処理を行い、かつ、第１の単
位期間において、受信符号から生成されたパス選択信号
をｍ／ｎ個当該記憶部に書き込み、第２〜第（ｎ＋１）
の単位期間において、他の記憶部に書き込むｍ個のパス
選択信号から、当該記憶部に書き込まれた（ｍ／ｎ）個
のパス選択信号における最尤パスの終端のノード番号を
求め、第（ｎ＋２）の単位期間において、求めたノード
番号を開始ノード番号として、当該記憶部に書き込まれ
た（ｍ／ｎ）個のパス選択信号に対してトレースバック
を行い、信号を復号するものである。
【００１３】また、請求項６の発明が講じた解決手段
は、受信符号をパストレース方式によって復号するビタ
ビ復号装置として（トレースバック長をｍ（ｍは正の整
数）とする）、ｍ／ｎ（ｎは２以上の整数）個のパス選
択信号を記憶可能である記憶部を（ｎ＋２）個備え、時
間間隔ｍｆ／ｎ（ｆはシンボルレート）の期間を処理単
位として、前記各記憶部についてそれぞれ、（ｎ＋２）
個の単位期間を１周期として、巡回的にかつ１単位期間
ずつタイミングをずらして処理を行い、かつ、第１の単
位期間において、受信符号から生成されたパス選択信号
をｍ／ｎ個当該記憶部に書き込み、第２〜第（ｎ＋１）
の単位期間において、他の記憶部に書き込むｍ個のパス
選択信号から当該記憶部に書き込まれた（ｍ／ｎ）個の
パス選択信号における最尤パスの終端のノード番号を求
め、第（ｎ＋２）の単位期間において、求めたノード番
号を開始ノード番号として、当該記憶部に書き込まれた
（ｍ／ｎ）個のパス選択信号に対してトレースバックを
行い、信号を復号するものである。
は、受信符号をパストレース方式によって復号するビタ
ビ復号装置として（トレースバック長をｍ（ｍは正の整
数）とする）、ｍ／ｎ（ｎは２以上の整数）個のパス選
択信号を記憶可能である記憶部を（ｎ＋２）個備え、時
間間隔ｍｆ／ｎ（ｆはシンボルレート）の期間を処理単
位として、前記各記憶部についてそれぞれ、（ｎ＋２）
個の単位期間を１周期として、巡回的にかつ１単位期間
ずつタイミングをずらして処理を行い、かつ、第１の単
位期間において、受信符号から生成されたパス選択信号
をｍ／ｎ個当該記憶部に書き込み、第２〜第（ｎ＋１）
の単位期間において、他の記憶部に書き込むｍ個のパス
選択信号から当該記憶部に書き込まれた（ｍ／ｎ）個の
パス選択信号における最尤パスの終端のノード番号を求
め、第（ｎ＋２）の単位期間において、求めたノード番
号を開始ノード番号として、当該記憶部に書き込まれた
（ｍ／ｎ）個のパス選択信号に対してトレースバックを
行い、信号を復号するものである。
【００１４】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して説明する。ここでの説明では、トレ
ースバック長をｍ、符号器の拘束長をＫ、シンボルレー
トをｆとする。
て、図面を参照して説明する。ここでの説明では、トレ
ースバック長をｍ、符号器の拘束長をＫ、シンボルレー
トをｆとする。
【００１５】（第１の実施形態）図１は本発明の第１の
実施形態に係るビタビ復号装置の構成を示す図である。
図１の構成では、ｎ＝２の場合を示している。すなわ
ち、２（＝ｎ）個の開始ノード番号決定回路２０Ａ，２
０Ｂと、４（＝ｎ＋２）個の記憶部としてのメモリ１０
３ａ〜１０３ｄとを備えている。第１〜第４のメモリ１
０３ａ〜１０３ｄは、それぞれ、ビット幅がパス選択信
号のビット数すなわち２(K-1) であり、ワード数が（ｍ
／２（＝ｍ／ｎ））である記憶領域を有するＲＡＭ（ラ
ンダムアクセスメモリ）であり、パス選択信号を（ｍ／
２）個ずつ記憶する。開始ノード番号決定回路２０Ａ，
２０Ｂによって、開始ノード番号決定部２０が構成され
る。
実施形態に係るビタビ復号装置の構成を示す図である。
図１の構成では、ｎ＝２の場合を示している。すなわ
ち、２（＝ｎ）個の開始ノード番号決定回路２０Ａ，２
０Ｂと、４（＝ｎ＋２）個の記憶部としてのメモリ１０
３ａ〜１０３ｄとを備えている。第１〜第４のメモリ１
０３ａ〜１０３ｄは、それぞれ、ビット幅がパス選択信
号のビット数すなわち２(K-1) であり、ワード数が（ｍ
／２（＝ｍ／ｎ））である記憶領域を有するＲＡＭ（ラ
ンダムアクセスメモリ）であり、パス選択信号を（ｍ／
２）個ずつ記憶する。開始ノード番号決定回路２０Ａ，
２０Ｂによって、開始ノード番号決定部２０が構成され
る。
【００１６】１０１は受信符号を入力とし、各ノードで
のパス選択信号（ＰＳ信号）を出力するＡＣＳ（Add Co
mpare Select）回路、１０２はＡＣＳ回路１０１から出
力されたパス選択信号を、（ｍ／２）個毎に、４個のメ
モリ１０３ａ〜１０３ｄに順次書き込む信号書き込み回
路、１０４は４個のメモリ１０３ａ〜１０３からパス選
択信号を（ｍ／２）個毎に順次読み出す信号読み出し回
路、１０５は信号読み出し回路１０４が出力する（ｍ／
２）個のパス選択信号と、開始ノード番号決定回路２０
Ａ，２０Ｂの出力を入力として、トレースバックを行
い、復号信号を出力するトレースバック回路である。
のパス選択信号（ＰＳ信号）を出力するＡＣＳ（Add Co
mpare Select）回路、１０２はＡＣＳ回路１０１から出
力されたパス選択信号を、（ｍ／２）個毎に、４個のメ
モリ１０３ａ〜１０３ｄに順次書き込む信号書き込み回
路、１０４は４個のメモリ１０３ａ〜１０３からパス選
択信号を（ｍ／２）個毎に順次読み出す信号読み出し回
路、１０５は信号読み出し回路１０４が出力する（ｍ／
２）個のパス選択信号と、開始ノード番号決定回路２０
Ａ，２０Ｂの出力を入力として、トレースバックを行
い、復号信号を出力するトレースバック回路である。
【００１７】第１の開始ノード番号決定回路２０Ａは第
１の初期化信号ＳＲ１によって初期化され、第２の開始
ノード番号決定回路２０Ｂは第２の初期化信号ＳＲ２に
よって初期化される。
１の初期化信号ＳＲ１によって初期化され、第２の開始
ノード番号決定回路２０Ｂは第２の初期化信号ＳＲ２に
よって初期化される。
【００１８】図２は第１の開始ノード番号決定回路２０
Ａの内部構成を示すブロック図である。なお、第２の開
始ノード番号決定回路２０Ｂの内部構成も図２と同様で
ある。開始ノード番号決定回路２０Ａ内には、ＡＣＳ回
路１０１から出力されるパス選択信号の各ビットに対し
て、ノード番号計算手段、ノード番号記憶手段、第１お
よび第２の選択手段からなるノード決定回路がそれぞれ
構成される。パス選択信号のビット数は２(K-1) である
ので、２(K-1) 個のノード決定回路が開始ノード番号決
定回路２０Ａ内に構成される。図２は符号器の拘束長Ｋ
が３である場合を示しており、４（＝２2 ）個のノード
番号計算手段２１ａ〜２１ｄ、４個のノード番号記憶手
段２２ａ〜２２ｄ、４個の第１の選択手段２３ａ〜２３
ｄおよび４個の第２の選択手段２４ａ〜２４ｄが設けら
れている。開始ノード番号決定回路２０Ａ，２０Ｂの動
作は、特許第２９９６６１５号公報に示されたとおりで
あり、ここではその詳細な説明を省略する。
Ａの内部構成を示すブロック図である。なお、第２の開
始ノード番号決定回路２０Ｂの内部構成も図２と同様で
ある。開始ノード番号決定回路２０Ａ内には、ＡＣＳ回
路１０１から出力されるパス選択信号の各ビットに対し
て、ノード番号計算手段、ノード番号記憶手段、第１お
よび第２の選択手段からなるノード決定回路がそれぞれ
構成される。パス選択信号のビット数は２(K-1) である
ので、２(K-1) 個のノード決定回路が開始ノード番号決
定回路２０Ａ内に構成される。図２は符号器の拘束長Ｋ
が３である場合を示しており、４（＝２2 ）個のノード
番号計算手段２１ａ〜２１ｄ、４個のノード番号記憶手
段２２ａ〜２２ｄ、４個の第１の選択手段２３ａ〜２３
ｄおよび４個の第２の選択手段２４ａ〜２４ｄが設けら
れている。開始ノード番号決定回路２０Ａ，２０Ｂの動
作は、特許第２９９６６１５号公報に示されたとおりで
あり、ここではその詳細な説明を省略する。
【００１９】図１に示すビタビ復号装置の動作につい
て、図３を参照して説明する。図３において、各時刻Ｔ
０，Ｔ１，Ｔ２，Ｔ３の時間間隔は、ｍｆ（トレースバ
ック長×シンボルレート）すなわちｍ個のパス選択信号
が出力される時間間隔に相当する。
て、図３を参照して説明する。図３において、各時刻Ｔ
０，Ｔ１，Ｔ２，Ｔ３の時間間隔は、ｍｆ（トレースバ
ック長×シンボルレート）すなわちｍ個のパス選択信号
が出力される時間間隔に相当する。
【００２０】図３に示すように、図１に示すビタビ復号
装置は、時間間隔ｍｆ／２を単位として動作する。すな
わち、時刻Ｔ０〜Ｔ０＋ｍｆ／２においては、第１のメ
モリ１０３ａに（ｍ／２）個のパス選択信号が格納さ
れ、以後同様に、時刻Ｔ０＋ｍｆ／２〜Ｔ１においては
第２のメモリ１０３ｂに（ｍ／２）個のパス選択信号が
格納され、時刻Ｔ１〜Ｔ１＋ｍｆ／２においては第３の
メモリ１０３ｃに（ｍ／２）個のパス選択信号が格納さ
れ、時刻Ｔ１＋ｍｆ／２〜Ｔ２においては第４のメモリ
１０３ｄに（ｍ／２）個のパス選択信号が格納される。
これ以降、４個のメモリ１０３ａ〜１０３ｄに巡回的に
順次、パス選択信号が（ｍ／２）個ごとに格納される。
装置は、時間間隔ｍｆ／２を単位として動作する。すな
わち、時刻Ｔ０〜Ｔ０＋ｍｆ／２においては、第１のメ
モリ１０３ａに（ｍ／２）個のパス選択信号が格納さ
れ、以後同様に、時刻Ｔ０＋ｍｆ／２〜Ｔ１においては
第２のメモリ１０３ｂに（ｍ／２）個のパス選択信号が
格納され、時刻Ｔ１〜Ｔ１＋ｍｆ／２においては第３の
メモリ１０３ｃに（ｍ／２）個のパス選択信号が格納さ
れ、時刻Ｔ１＋ｍｆ／２〜Ｔ２においては第４のメモリ
１０３ｄに（ｍ／２）個のパス選択信号が格納される。
これ以降、４個のメモリ１０３ａ〜１０３ｄに巡回的に
順次、パス選択信号が（ｍ／２）個ごとに格納される。
【００２１】時刻Ｔ０，Ｔ１，Ｔ２，Ｔ３において、第
２の開始ノード番号決定回路２０Ｂが第２の初期化信号
ＳＲ２によって初期化され、時刻Ｔ０＋ｍｆ／２，Ｔ１
＋ｍｆ／２，Ｔ２＋ｍｆ／２において、第１の開始ノー
ド番号決定回路２０Ａが第１の初期化信号ＳＲ１によっ
て初期化される。トレースバック回路１０５は、第１お
よび第２の開始ノード番号決定回路２０Ａ，２０Ｂのう
ち初期化の対象となる方の出力を選択し、その出力が示
す開始ノード番号から、（ｍ／２）個のパス選択信号の
トレースバックを行い、復号信号を出力する。
２の開始ノード番号決定回路２０Ｂが第２の初期化信号
ＳＲ２によって初期化され、時刻Ｔ０＋ｍｆ／２，Ｔ１
＋ｍｆ／２，Ｔ２＋ｍｆ／２において、第１の開始ノー
ド番号決定回路２０Ａが第１の初期化信号ＳＲ１によっ
て初期化される。トレースバック回路１０５は、第１お
よび第２の開始ノード番号決定回路２０Ａ，２０Ｂのう
ち初期化の対象となる方の出力を選択し、その出力が示
す開始ノード番号から、（ｍ／２）個のパス選択信号の
トレースバックを行い、復号信号を出力する。
【００２２】具体的には例えば、時刻Ｔ０〜Ｔ０＋ｍｆ
／２の期間に第１のメモリ１０３ａに書き込まれたパス
選択信号をトレースバックする場合は、次のように動作
する。このトレースバックのために必要な開始ノード番
号は、ノード番号Ａである。開始ノード番号Ａを求める
ために、時刻Ｔ０＋ｍｆ／２において、第１の開始ノー
ド番号決定回路２０Ａを第１の初期化信号ＳＲ１によっ
て初期化する。第１の開始ノード番号決定回路２０Ａ
は、時刻Ｔ０＋ｍｆ／２〜Ｔ１＋ｍｆ／２の期間、第２
および第３のメモリ１０３ｂ，１０３ｃに入力されるｍ
個のパス選択信号を入力として動作する。そして、時刻
Ｔ１＋ｍｆ／２において、第１のメモリ１０３ａに記憶
された（ｍ／２）個のパス選択信号における，最尤パス
の終端のノード番号すなわちノード番号Ａを出力する。
／２の期間に第１のメモリ１０３ａに書き込まれたパス
選択信号をトレースバックする場合は、次のように動作
する。このトレースバックのために必要な開始ノード番
号は、ノード番号Ａである。開始ノード番号Ａを求める
ために、時刻Ｔ０＋ｍｆ／２において、第１の開始ノー
ド番号決定回路２０Ａを第１の初期化信号ＳＲ１によっ
て初期化する。第１の開始ノード番号決定回路２０Ａ
は、時刻Ｔ０＋ｍｆ／２〜Ｔ１＋ｍｆ／２の期間、第２
および第３のメモリ１０３ｂ，１０３ｃに入力されるｍ
個のパス選択信号を入力として動作する。そして、時刻
Ｔ１＋ｍｆ／２において、第１のメモリ１０３ａに記憶
された（ｍ／２）個のパス選択信号における，最尤パス
の終端のノード番号すなわちノード番号Ａを出力する。
【００２３】トレースバック回路１０５は、時刻Ｔ１＋
ｍｆ／２〜Ｔ２の期間において、第１のメモリ１０３ａ
から読み出された（ｍ／２）個のパス選択信号と、第１
の開始ノード番号決定回路２０Ａの出力である開始ノー
ド番号Ａとを用いて、トレースバックを行う。
ｍｆ／２〜Ｔ２の期間において、第１のメモリ１０３ａ
から読み出された（ｍ／２）個のパス選択信号と、第１
の開始ノード番号決定回路２０Ａの出力である開始ノー
ド番号Ａとを用いて、トレースバックを行う。
【００２４】また、時刻Ｔ０＋ｍ／２〜Ｔ１の期間に第
２のメモリ１０３ｂに書き込まれたパス選択信号をトレ
ースバックする場合は、次のように動作する。このトレ
ースバックのために必要な開始ノード番号は、ノード番
号Ｂである。開始ノード番号Ｂを求めるために、時刻Ｔ
１において、第２の開始ノード番号決定回路２０Ｂを第
２の初期化信号ＳＲ２によって初期化する。第２の開始
ノード番号決定回路２０Ｂは、時刻Ｔ１〜Ｔ２の期間、
第３および第４のメモリ１０３ｃ，１０３ｄに入力され
るｍ個のパス選択信号を入力として動作する。そして、
時刻Ｔ２において、第２のメモリ１０３ｂに記憶された
（ｍ／２）個のパス選択信号における，最尤パスの終端
のノード番号すなわちノード番号Ｂを出力する。
２のメモリ１０３ｂに書き込まれたパス選択信号をトレ
ースバックする場合は、次のように動作する。このトレ
ースバックのために必要な開始ノード番号は、ノード番
号Ｂである。開始ノード番号Ｂを求めるために、時刻Ｔ
１において、第２の開始ノード番号決定回路２０Ｂを第
２の初期化信号ＳＲ２によって初期化する。第２の開始
ノード番号決定回路２０Ｂは、時刻Ｔ１〜Ｔ２の期間、
第３および第４のメモリ１０３ｃ，１０３ｄに入力され
るｍ個のパス選択信号を入力として動作する。そして、
時刻Ｔ２において、第２のメモリ１０３ｂに記憶された
（ｍ／２）個のパス選択信号における，最尤パスの終端
のノード番号すなわちノード番号Ｂを出力する。
【００２５】トレースバック回路１０５は、時刻Ｔ２〜
Ｔ２＋ｍｆ／２の期間において、第２のメモリ１０３ｂ
から読み出された（ｍ／２）個のパス選択信号と、第２
の開始ノード番号決定回路２０Ｂの出力である開始ノー
ド番号Ｂとを用いて、トレースバックを行う。
Ｔ２＋ｍｆ／２の期間において、第２のメモリ１０３ｂ
から読み出された（ｍ／２）個のパス選択信号と、第２
の開始ノード番号決定回路２０Ｂの出力である開始ノー
ド番号Ｂとを用いて、トレースバックを行う。
【００２６】このような動作を繰り返すことによって、
順次、復号が行われる。
順次、復号が行われる。
【００２７】このように本実施形態によると、ワード数
が（ｍ／２）の記憶領域を有するメモリを４個設けるだ
けで、ビタビ復号を実行することが可能になる。
が（ｍ／２）の記憶領域を有するメモリを４個設けるだ
けで、ビタビ復号を実行することが可能になる。
【００２８】また、図１では、２個の開始ノード番号決
定回路２０Ａ，２０Ｂを２個の初期化信号ＳＲ１，ＳＲ
２を用いて並列に動作させる構成としたが、開始ノード
番号決定回路２０Ａ，２０Ｂを直列に接続してもよい。
これにより、トレースバック回路１０５および初期化信
号生成回路の構成を簡略化することができる。
定回路２０Ａ，２０Ｂを２個の初期化信号ＳＲ１，ＳＲ
２を用いて並列に動作させる構成としたが、開始ノード
番号決定回路２０Ａ，２０Ｂを直列に接続してもよい。
これにより、トレースバック回路１０５および初期化信
号生成回路の構成を簡略化することができる。
【００２９】図４は２個の開始ノード番号決定回路２０
Ａ，２０Ｂを直列に接続した場合の構成を示す図であ
る。図４の構成では、第２の開始ノード番号決定回路２
０Ｂは選択手段３５ａ〜３５ｄを備えている。選択手段
３５ａ〜３５ｄは、第１の開始ノード番号決定回路２０
Ａのノード番号記憶手段２２ａ〜２２ｄの出力を、ノー
ド番号計算手段３１ａ〜３１ｄの出力に応じて選択す
る。選択手段３５ａ〜３５ｄの出力は、ノード記憶手段
３２ａ〜３２ｄへの入力を選択する選択手段３４ａ〜３
４ｄの一方の入力となる。
Ａ，２０Ｂを直列に接続した場合の構成を示す図であ
る。図４の構成では、第２の開始ノード番号決定回路２
０Ｂは選択手段３５ａ〜３５ｄを備えている。選択手段
３５ａ〜３５ｄは、第１の開始ノード番号決定回路２０
Ａのノード番号記憶手段２２ａ〜２２ｄの出力を、ノー
ド番号計算手段３１ａ〜３１ｄの出力に応じて選択す
る。選択手段３５ａ〜３５ｄの出力は、ノード記憶手段
３２ａ〜３２ｄへの入力を選択する選択手段３４ａ〜３
４ｄの一方の入力となる。
【００３０】図４の構成は、周期がｍ×ｆ／２の初期化
信号によって初期化される。そして、初期化の際には、
開始ノード番号決定回路２０Ａの各ノード番号記憶手段
２２ａ〜２２ｄにはノード番号計算手段２１ａ〜２１ｄ
の出力が入力され、開始ノード番号決定回路２０Ｂの各
ノード番号記憶手段３２ａ〜３２ｄには、そのノード番
号に対応したノードに到達する最尤パスが直前に通過し
たノードに対応する開始ノード番号決定回路２０Ａのノ
ード番号記憶手段２２ａ〜２２ｄの内容が入力される。
信号によって初期化される。そして、初期化の際には、
開始ノード番号決定回路２０Ａの各ノード番号記憶手段
２２ａ〜２２ｄにはノード番号計算手段２１ａ〜２１ｄ
の出力が入力され、開始ノード番号決定回路２０Ｂの各
ノード番号記憶手段３２ａ〜３２ｄには、そのノード番
号に対応したノードに到達する最尤パスが直前に通過し
たノードに対応する開始ノード番号決定回路２０Ａのノ
ード番号記憶手段２２ａ〜２２ｄの内容が入力される。
【００３１】初期化後は、特許第２９９６６１５号公報
に示すとおり、個々の開始ノード番号決定回路２０Ａ，
２０Ｂはパス選択信号を入力とし、各ノードに到達する
最尤パスが直前に通過したノードに対応するノード番号
記憶手段に格納された値によりノード番号記憶手段の内
容を更新していく。
に示すとおり、個々の開始ノード番号決定回路２０Ａ，
２０Ｂはパス選択信号を入力とし、各ノードに到達する
最尤パスが直前に通過したノードに対応するノード番号
記憶手段に格納された値によりノード番号記憶手段の内
容を更新していく。
【００３２】この動作をｍ／２サイクル繰り返すことに
より、言い換えれば、次の初期化信号によって初期化さ
れるまで繰り返すことにより、開始ノード番号決定回路
２０Ａの各ノード番号記憶手段には、対応する各ノード
の最尤パスがｍ／２だけ過去に通過したノード番号が格
納され、開始ノード番号決定回路２０Ｂにはｍだけ過去
に通過したノード番号、すなわち開始ノード番号が格納
される。
より、言い換えれば、次の初期化信号によって初期化さ
れるまで繰り返すことにより、開始ノード番号決定回路
２０Ａの各ノード番号記憶手段には、対応する各ノード
の最尤パスがｍ／２だけ過去に通過したノード番号が格
納され、開始ノード番号決定回路２０Ｂにはｍだけ過去
に通過したノード番号、すなわち開始ノード番号が格納
される。
【００３３】具体的に、図３を用いて説明する。この場
合は、初期化信号は信号ＳＲ１，ＳＲ２を合わせた周期
ｍｆ／２の信号になる。時刻Ｔ０＋ｍｆ／２における初
期化信号によって、開始ノード番号決定回路２０Ａのノ
ード番号記憶手段２２ａ〜２２ｄにはノード番号計算手
段２１ａ〜２１ｄの出力が記憶される。その後、時刻Ｔ
１までの間に入力されるパス選択信号によって決定され
る各ノードに到達する最尤パスが直前に通過したノード
に対応するノード番号記憶手段２２ａ〜２２ｄに格納さ
れた値によって、それぞれのノード番号記憶手段２２ａ
〜２２ｄを更新していく。
合は、初期化信号は信号ＳＲ１，ＳＲ２を合わせた周期
ｍｆ／２の信号になる。時刻Ｔ０＋ｍｆ／２における初
期化信号によって、開始ノード番号決定回路２０Ａのノ
ード番号記憶手段２２ａ〜２２ｄにはノード番号計算手
段２１ａ〜２１ｄの出力が記憶される。その後、時刻Ｔ
１までの間に入力されるパス選択信号によって決定され
る各ノードに到達する最尤パスが直前に通過したノード
に対応するノード番号記憶手段２２ａ〜２２ｄに格納さ
れた値によって、それぞれのノード番号記憶手段２２ａ
〜２２ｄを更新していく。
【００３４】この結果、時刻Ｔ１において、ノード番号
記憶手段２２ａ〜２２ｄには、時刻Ｔ１の各ノードに到
達する最尤パスが、時刻Ｔ０＋ｍｆ／２で通過するノー
ド番号が格納されている。
記憶手段２２ａ〜２２ｄには、時刻Ｔ１の各ノードに到
達する最尤パスが、時刻Ｔ０＋ｍｆ／２で通過するノー
ド番号が格納されている。
【００３５】時刻Ｔ１における初期化信号によって、開
始ノード番号決定回路２０Ｂのノード番号記憶手段３２
ａ〜３２ｄには、ノード番号計算手段３１ａ〜３１ｄに
よって計算される，各ノードに到達する最尤パスが直前
に通過したノードに対応するノード番号をもつ、開始ノ
ード番号決定回路２０Ａのノード番号記憶手段２２ａ〜
２２ｄの値が格納され、開始ノード番号決定回路２０Ａ
のノード番号記憶手段２２ａ〜２２ｄにはノード番号計
算手段２１ａ〜２１ｄの出力が記憶される。
始ノード番号決定回路２０Ｂのノード番号記憶手段３２
ａ〜３２ｄには、ノード番号計算手段３１ａ〜３１ｄに
よって計算される，各ノードに到達する最尤パスが直前
に通過したノードに対応するノード番号をもつ、開始ノ
ード番号決定回路２０Ａのノード番号記憶手段２２ａ〜
２２ｄの値が格納され、開始ノード番号決定回路２０Ａ
のノード番号記憶手段２２ａ〜２２ｄにはノード番号計
算手段２１ａ〜２１ｄの出力が記憶される。
【００３６】この後、個々の開始ノード番号決定回路２
０Ａ，２０Ｂはパス選択信号を入力とし、各ノードに到
達する最尤パスが直前に通過したノードに対応するノー
ド番号記憶手段に格納された値によって、ノード番号記
憶手段の内容をそれぞれ独立に更新していく。
０Ａ，２０Ｂはパス選択信号を入力とし、各ノードに到
達する最尤パスが直前に通過したノードに対応するノー
ド番号記憶手段に格納された値によって、ノード番号記
憶手段の内容をそれぞれ独立に更新していく。
【００３７】この結果、時刻Ｔ１＋ｍｆ／２において、
ノード番号記憶手段２２ａ〜２２ｄには、時刻Ｔ１＋ｍ
ｆ／２の各ノードに到達する最尤パスが時刻Ｔ１で通過
するノード番号が格納され、ノード番号記憶手段３２ａ
〜３２ｄには、時刻Ｔ１＋ｍｆ／２の各ノードに到達す
る最尤パスが時刻Ｔ０＋ｍｆ／２で通過するノード番号
が格納される。
ノード番号記憶手段２２ａ〜２２ｄには、時刻Ｔ１＋ｍ
ｆ／２の各ノードに到達する最尤パスが時刻Ｔ１で通過
するノード番号が格納され、ノード番号記憶手段３２ａ
〜３２ｄには、時刻Ｔ１＋ｍｆ／２の各ノードに到達す
る最尤パスが時刻Ｔ０＋ｍｆ／２で通過するノード番号
が格納される。
【００３８】以後同様に、時刻Ｔ２において、ノード番
号記憶手段２２ａ〜２２ｄには、時刻Ｔ２の各ノードに
到達する最尤パスが時刻Ｔ１＋ｍｆ／２で通過するノー
ド番号が格納され、ノード番号記憶手段３２ａ〜３２ｄ
には、時刻Ｔ２の各ノードに到達する最尤パスが時刻Ｔ
１で通過するノード番号が格納される。
号記憶手段２２ａ〜２２ｄには、時刻Ｔ２の各ノードに
到達する最尤パスが時刻Ｔ１＋ｍｆ／２で通過するノー
ド番号が格納され、ノード番号記憶手段３２ａ〜３２ｄ
には、時刻Ｔ２の各ノードに到達する最尤パスが時刻Ｔ
１で通過するノード番号が格納される。
【００３９】このように、各初期化時刻において、開始
ノード番号決定回路２０Ｂのノード番号記憶手段３２ａ
〜３２ｄの内容が、その時刻に各ノードに到達する最尤
パスが時間ｍｆ／２だけ過去に通過したノード番号とな
る。
ノード番号決定回路２０Ｂのノード番号記憶手段３２ａ
〜３２ｄの内容が、その時刻に各ノードに到達する最尤
パスが時間ｍｆ／２だけ過去に通過したノード番号とな
る。
【００４０】トレースバック回路１０５はこの出力を開
始ノード番号として用いて、順次トレースバックを行
う。開始ノード番号として用いる出力は、予め定めたノ
ード番号に対応するノード番号記憶手段３２ａ〜３３ｄ
の出力であってもよいし、最尤パスのパス尤度が最も確
からしいパスに対応するノード番号のものを選択しても
よい。
始ノード番号として用いて、順次トレースバックを行
う。開始ノード番号として用いる出力は、予め定めたノ
ード番号に対応するノード番号記憶手段３２ａ〜３３ｄ
の出力であってもよいし、最尤パスのパス尤度が最も確
からしいパスに対応するノード番号のものを選択しても
よい。
【００４１】この構成によって、トレースバック回路１
０５の入力が、開始ノード番号決定回路２０Ｂの出力の
みになる。さらに、初期化信号が１個ですむので、初期
化信号生成のための制御回路の簡略化が可能になり、復
号回路自体の小面積化および省電力化が可能になる。
０５の入力が、開始ノード番号決定回路２０Ｂの出力の
みになる。さらに、初期化信号が１個ですむので、初期
化信号生成のための制御回路の簡略化が可能になり、復
号回路自体の小面積化および省電力化が可能になる。
【００４２】また、開始ノード番号決定回路２０Ａ，２
０Ｂが有するノード番号計算手段２１ａ〜２１ｄ，３１
ａ〜３１ｄは、対応するノード番号が同一であれば、構
成が同一である。このため、選択手段３５ａ〜３５ｄは
開始ノード番号決定回路２０Ａの選択手段２３ａ〜２３
ｄと全く同一機能を有する。このため、選択手段２３ａ
〜２３ｄと選択手段３５ａ〜３５ｄとを共用化すること
によって、さらなる回路削減が可能になる。
０Ｂが有するノード番号計算手段２１ａ〜２１ｄ，３１
ａ〜３１ｄは、対応するノード番号が同一であれば、構
成が同一である。このため、選択手段３５ａ〜３５ｄは
開始ノード番号決定回路２０Ａの選択手段２３ａ〜２３
ｄと全く同一機能を有する。このため、選択手段２３ａ
〜２３ｄと選択手段３５ａ〜３５ｄとを共用化すること
によって、さらなる回路削減が可能になる。
【００４３】具体的には、第２の開始ノード番号決定回
路２０Ｂに選択手段３５ａ〜３５ｄを設けないで、選択
手段３４ａ〜３４ｄの入力として、選択手段３５ａ〜３
５ｄの出力の代わりに、第１の開始ノード番号決定回路
２０Ａの選択手段２３ａ〜２３ｄの出力を用いる。この
構成により、開始ノード番号決定回路２０Ａ，２０Ｂ全
体の回路のさらなる簡略化が実現され、ビタビ復号装置
の回路自体の小面積化および省電力化が可能になる。
路２０Ｂに選択手段３５ａ〜３５ｄを設けないで、選択
手段３４ａ〜３４ｄの入力として、選択手段３５ａ〜３
５ｄの出力の代わりに、第１の開始ノード番号決定回路
２０Ａの選択手段２３ａ〜２３ｄの出力を用いる。この
構成により、開始ノード番号決定回路２０Ａ，２０Ｂ全
体の回路のさらなる簡略化が実現され、ビタビ復号装置
の回路自体の小面積化および省電力化が可能になる。
【００４４】（第２の実施形態）図５は本発明の第２の
実施形態に係るビタビ復号装置の構成を示す図である。
図５の構成では、ｎ＝３の場合を示している。図５の構
成は、図１と基本的には同様であるが、３個の開始ノー
ド番号決定回路４０Ａ，４０Ｂ，４０Ｃと、それぞれ
（ｍ／３）個のパス選択信号を格納可能な５個の記憶部
としてのメモリ４０１ａ〜４０１ｅとを備えている点
が、図１と異なる。開始ノード番号決定回路４０Ａ，４
０Ｂ，４０Ｃによって、開始ノード番号決定部４０が構
成される。
実施形態に係るビタビ復号装置の構成を示す図である。
図５の構成では、ｎ＝３の場合を示している。図５の構
成は、図１と基本的には同様であるが、３個の開始ノー
ド番号決定回路４０Ａ，４０Ｂ，４０Ｃと、それぞれ
（ｍ／３）個のパス選択信号を格納可能な５個の記憶部
としてのメモリ４０１ａ〜４０１ｅとを備えている点
が、図１と異なる。開始ノード番号決定回路４０Ａ，４
０Ｂ，４０Ｃによって、開始ノード番号決定部４０が構
成される。
【００４５】図５に示すビタビ復号装置の動作につい
て、図６を参照して説明する。
て、図６を参照して説明する。
【００４６】図６に示すように、図５に示すビタビ復号
装置は、時間間隔ｍｆ／３を単位として動作する。すな
わち、時刻Ｔ０〜Ｔ０＋ｍｆ／３においては、第１のメ
モリ４０１ａに（ｍ／３）個のパス選択信号が格納さ
れ、以後同様に、時刻Ｔ０＋ｍｆ／３〜Ｔ０＋２ｍｆ／
３においては第２のメモリ４０１ｂに（ｍ／３）個のパ
ス選択信号が格納され、時刻Ｔ０＋２ｍｆ／３〜Ｔ１に
おいては第３のメモリ４０１ｃに（ｍ／３）個のパス選
択信号が格納され、時刻Ｔ１〜Ｔ１＋ｍｆ／３において
は第４のメモリ４０１ｄに（ｍ／３）個のパス選択信号
が格納され、時刻Ｔ１＋ｍｆ／３〜Ｔ１＋２ｍｆ／３に
おいては第５のメモリ４０１ｅに（ｍ／３）個のパス選
択信号が格納される。これ以降、５個のメモリ４０１ａ
〜４０１ｅに巡回的に順次、パス選択信号が（ｍ／３）
個ごとに格納される。
装置は、時間間隔ｍｆ／３を単位として動作する。すな
わち、時刻Ｔ０〜Ｔ０＋ｍｆ／３においては、第１のメ
モリ４０１ａに（ｍ／３）個のパス選択信号が格納さ
れ、以後同様に、時刻Ｔ０＋ｍｆ／３〜Ｔ０＋２ｍｆ／
３においては第２のメモリ４０１ｂに（ｍ／３）個のパ
ス選択信号が格納され、時刻Ｔ０＋２ｍｆ／３〜Ｔ１に
おいては第３のメモリ４０１ｃに（ｍ／３）個のパス選
択信号が格納され、時刻Ｔ１〜Ｔ１＋ｍｆ／３において
は第４のメモリ４０１ｄに（ｍ／３）個のパス選択信号
が格納され、時刻Ｔ１＋ｍｆ／３〜Ｔ１＋２ｍｆ／３に
おいては第５のメモリ４０１ｅに（ｍ／３）個のパス選
択信号が格納される。これ以降、５個のメモリ４０１ａ
〜４０１ｅに巡回的に順次、パス選択信号が（ｍ／３）
個ごとに格納される。
【００４７】時刻Ｔ０，Ｔ１，Ｔ２において、第３の開
始ノード番号決定回路４０Ｃが第３の初期化信号ＳＲ３
によって初期化され、時刻Ｔ０＋ｍｆ／３，Ｔ１＋ｍｆ
／３において、第１の開始ノード番号決定回路４０Ａが
第１の初期化信号ＳＲ１によって初期化され、時刻Ｔ０
＋２ｍｆ／３，Ｔ１＋２ｍｆ／３において、第２の開始
ノード番号決定回路４０Ｂが第２の初期化信号ＳＲ２に
よって初期化される。トレースバック回路１０５は、第
１〜第３の開始ノード番号決定回路４０Ａ〜４０Ｃのの
うち初期化の対象となるものの出力を選択し、その出力
が示す開始ノード番号から、（ｍ／３）個のパス選択信
号のトレースバックを行い、復号信号を出力する。
始ノード番号決定回路４０Ｃが第３の初期化信号ＳＲ３
によって初期化され、時刻Ｔ０＋ｍｆ／３，Ｔ１＋ｍｆ
／３において、第１の開始ノード番号決定回路４０Ａが
第１の初期化信号ＳＲ１によって初期化され、時刻Ｔ０
＋２ｍｆ／３，Ｔ１＋２ｍｆ／３において、第２の開始
ノード番号決定回路４０Ｂが第２の初期化信号ＳＲ２に
よって初期化される。トレースバック回路１０５は、第
１〜第３の開始ノード番号決定回路４０Ａ〜４０Ｃのの
うち初期化の対象となるものの出力を選択し、その出力
が示す開始ノード番号から、（ｍ／３）個のパス選択信
号のトレースバックを行い、復号信号を出力する。
【００４８】具体的には例えば、時刻Ｔ０〜Ｔ０＋ｍｆ
／３の期間に第１のメモリ４０１ａに書き込まれたパス
選択信号をトレースバックする場合は、次のように動作
する。このトレースバックのために必要な開始ノード番
号は、ノード番号Ａである。開始ノード番号Ａを求める
ために、時刻Ｔ０＋ｍｆ／３において、第１の開始ノー
ド番号決定回路４０Ａを第１の初期化信号ＳＲ１によっ
て初期化する。第１の開始ノード番号決定回路４０Ａ
は、時刻Ｔ０＋ｍｆ／３〜Ｔ１＋ｍｆ／３の期間、第２
〜第４のメモリ４０１ｂ〜４０１ｄに入力されるｍ個の
パス選択信号を入力として動作する。そして、時刻Ｔ１
＋ｍｆ／３において、第１のメモリ４０１ａに記憶され
た（ｍ／３）個のパス選択信号における，最尤パスの終
端のノード番号すなわちノード番号Ａを出力する。
／３の期間に第１のメモリ４０１ａに書き込まれたパス
選択信号をトレースバックする場合は、次のように動作
する。このトレースバックのために必要な開始ノード番
号は、ノード番号Ａである。開始ノード番号Ａを求める
ために、時刻Ｔ０＋ｍｆ／３において、第１の開始ノー
ド番号決定回路４０Ａを第１の初期化信号ＳＲ１によっ
て初期化する。第１の開始ノード番号決定回路４０Ａ
は、時刻Ｔ０＋ｍｆ／３〜Ｔ１＋ｍｆ／３の期間、第２
〜第４のメモリ４０１ｂ〜４０１ｄに入力されるｍ個の
パス選択信号を入力として動作する。そして、時刻Ｔ１
＋ｍｆ／３において、第１のメモリ４０１ａに記憶され
た（ｍ／３）個のパス選択信号における，最尤パスの終
端のノード番号すなわちノード番号Ａを出力する。
【００４９】トレースバック回路１０５は、時刻Ｔ１＋
ｍｆ／３〜Ｔ１＋２ｍｆ／３の期間において、第１のメ
モリ４０１ａから読み出された（ｍ／３）個のパス選択
信号と、第１の開始ノード番号決定回路４０Ａの出力で
ある開始ノード番号Ａとを用いて、トレースバックを行
う。
ｍｆ／３〜Ｔ１＋２ｍｆ／３の期間において、第１のメ
モリ４０１ａから読み出された（ｍ／３）個のパス選択
信号と、第１の開始ノード番号決定回路４０Ａの出力で
ある開始ノード番号Ａとを用いて、トレースバックを行
う。
【００５０】また、時刻Ｔ０＋ｍｆ／３〜Ｔ０＋２ｍｆ
／３の期間に第２のメモリ４０１ｂに書き込まれたパス
選択信号をトレースバックする場合は、次のように動作
する。このトレースバックのために必要な開始ノード番
号は、ノード番号Ｂである。開始ノード番号Ｂを求める
ために、時刻Ｔ０＋２ｍｆ／３において、第２の開始ノ
ード番号決定回路４０Ｂを第２の初期化信号ＳＲ２によ
って初期化する。第２の開始ノード番号決定回路４０Ｂ
は、時刻Ｔ０＋２ｍｆ／３〜Ｔ１＋２ｍｆ／３の期間、
第３〜第５のメモリ４０１ｃ〜４０１ｅに入力されるｍ
個のパス選択信号を入力として動作する。そして、時刻
Ｔ１＋２ｍｆ／３において、第２のメモリ４０１ｂに記
憶された（ｍ／３）個のパス選択信号における，最尤パ
スの終端のノード番号すなわちノード番号Ｂを出力す
る。
／３の期間に第２のメモリ４０１ｂに書き込まれたパス
選択信号をトレースバックする場合は、次のように動作
する。このトレースバックのために必要な開始ノード番
号は、ノード番号Ｂである。開始ノード番号Ｂを求める
ために、時刻Ｔ０＋２ｍｆ／３において、第２の開始ノ
ード番号決定回路４０Ｂを第２の初期化信号ＳＲ２によ
って初期化する。第２の開始ノード番号決定回路４０Ｂ
は、時刻Ｔ０＋２ｍｆ／３〜Ｔ１＋２ｍｆ／３の期間、
第３〜第５のメモリ４０１ｃ〜４０１ｅに入力されるｍ
個のパス選択信号を入力として動作する。そして、時刻
Ｔ１＋２ｍｆ／３において、第２のメモリ４０１ｂに記
憶された（ｍ／３）個のパス選択信号における，最尤パ
スの終端のノード番号すなわちノード番号Ｂを出力す
る。
【００５１】トレースバック回路１０５は、時刻Ｔ１＋
２ｍｆ／３〜Ｔ２の期間において、第２のメモリ４０１
ｂから読み出された（ｍ／３）個のパス選択信号と、第
２の開始ノード番号決定回路４０Ｂの出力である開始ノ
ード番号Ｂとを用いて、トレースバックを行う。
２ｍｆ／３〜Ｔ２の期間において、第２のメモリ４０１
ｂから読み出された（ｍ／３）個のパス選択信号と、第
２の開始ノード番号決定回路４０Ｂの出力である開始ノ
ード番号Ｂとを用いて、トレースバックを行う。
【００５２】さらに、時刻Ｔ０＋２ｍｆ／３〜Ｔ１の期
間に第３のメモリ４０１ｃに書き込まれたパス選択信号
をトレースバックする場合は、次のように動作する。こ
のトレースバックのために必要な開始ノード番号は、ノ
ード番号Ｃである。開始ノード番号Ｃを求めるために、
時刻Ｔ１において、開始ノード番号決定回路４０Ｃを第
３の初期化信号ＳＲ３によって初期化する。第３の開始
ノード番号決定回路４０Ｃは、時刻Ｔ１〜Ｔ２の期間、
第４，第５および第１のメモリ４０１ｄ，４０１ｅ，４
０１ａに入力されるｍ個のパス選択信号を入力として動
作する。そして、時刻Ｔ２において、第３のメモリ４０
１ｃに記憶されたパス選択信号における，最尤パスの終
端のノード番号すなわちノード番号Ｃを出力する。
間に第３のメモリ４０１ｃに書き込まれたパス選択信号
をトレースバックする場合は、次のように動作する。こ
のトレースバックのために必要な開始ノード番号は、ノ
ード番号Ｃである。開始ノード番号Ｃを求めるために、
時刻Ｔ１において、開始ノード番号決定回路４０Ｃを第
３の初期化信号ＳＲ３によって初期化する。第３の開始
ノード番号決定回路４０Ｃは、時刻Ｔ１〜Ｔ２の期間、
第４，第５および第１のメモリ４０１ｄ，４０１ｅ，４
０１ａに入力されるｍ個のパス選択信号を入力として動
作する。そして、時刻Ｔ２において、第３のメモリ４０
１ｃに記憶されたパス選択信号における，最尤パスの終
端のノード番号すなわちノード番号Ｃを出力する。
【００５３】トレースバック回路１０５は、時刻Ｔ２〜
Ｔ２＋ｍｆ／３の期間において、第３のメモリ４０１ｂ
から読み出された（ｍ／３）個のパス選択信号と、第３
の開始ノード番号決定回路４０Ｃの出力である開始ノー
ド番号Ｃとを用いて、トレースバックを行う。
Ｔ２＋ｍｆ／３の期間において、第３のメモリ４０１ｂ
から読み出された（ｍ／３）個のパス選択信号と、第３
の開始ノード番号決定回路４０Ｃの出力である開始ノー
ド番号Ｃとを用いて、トレースバックを行う。
【００５４】このような動作を繰り返すことによって、
順次、復号が行われる。
順次、復号が行われる。
【００５５】このように本実施形態によると、ワード数
が（ｍ／３）の記憶領域を有するメモリを５個設けるだ
けで、ビタビ復号を実行することが可能になる。
が（ｍ／３）の記憶領域を有するメモリを５個設けるだ
けで、ビタビ復号を実行することが可能になる。
【００５６】また、図５では、３個の開始ノード番号決
定回路４０Ａ〜４０Ｃを３個の初期化信号ＳＲ１〜ＳＲ
３を用いて並列に動作させる構成としたが、第１の実施
形態と同様に、開始ノード番号決定回路４０Ａ〜４０Ｃ
を直列に接続してもよい。これにより、第１の実施形態
で説明したものと同様の効果を得ることができる。
定回路４０Ａ〜４０Ｃを３個の初期化信号ＳＲ１〜ＳＲ
３を用いて並列に動作させる構成としたが、第１の実施
形態と同様に、開始ノード番号決定回路４０Ａ〜４０Ｃ
を直列に接続してもよい。これにより、第１の実施形態
で説明したものと同様の効果を得ることができる。
【００５７】＜記憶容量の削減効果＞ このように、ビタビ復号の各ステートを、トレースバッ
ク長ｍの１／ｎを単位として実行することによって、復
号に要する記憶容量を大幅に削減することができる。こ
れにより、高速動作および低消費電力化が可能になる。
ク長ｍの１／ｎを単位として実行することによって、復
号に要する記憶容量を大幅に削減することができる。こ
れにより、高速動作および低消費電力化が可能になる。
【００５８】本発明において、必要な総記憶容量は、シ
ングルポートメモリを用いた場合には、（ｎ＋２）×ｍ
／ｎワードとなり、２ポートメモリを用いた場合は、
（ｎ＋１）×ｍ／ｎワードとなる。
ングルポートメモリを用いた場合には、（ｎ＋２）×ｍ
／ｎワードとなり、２ポートメモリを用いた場合は、
（ｎ＋１）×ｍ／ｎワードとなる。
【００５９】例えば第１の実施形態では、ｎ＝２である
ので、総記憶容量は、１ポートメモリを用いた場合は、
２ｍワード、２ポートメモリを用いた場合は、３ｍ／２
ワードとなる。また第２の実施形態では、ｎ＝３である
ので、総記憶容量は、１ポートメモリを用いた場合は、
５ｍ／３ワード、２ポートメモリを用いた場合は、４ｍ
／３ワードとなる。
ので、総記憶容量は、１ポートメモリを用いた場合は、
２ｍワード、２ポートメモリを用いた場合は、３ｍ／２
ワードとなる。また第２の実施形態では、ｎ＝３である
ので、総記憶容量は、１ポートメモリを用いた場合は、
５ｍ／３ワード、２ポートメモリを用いた場合は、４ｍ
／３ワードとなる。
【００６０】総記憶容量は、ｎの値を大きくすればする
ほど削減することができる。例えば１ポートメモリを用
いた場合には、ｎ＝１のときの３ｍワードから、ｎに反
比例して、最小ｍワードまで削減することができる。し
かしながら、ｎの値に比例して、開始ノード番号決定回
路の回路規模が増加するため、ｎの値が大きくなると、
記憶容量の削減効果よりも、開始ノード番号決定回路の
回路規模の増加の影響の方が大きくなっていく。このた
め、記憶容量の削減効果と開始ノード番号決定回路の回
路規模の増加の影響とのトレードオフを考慮して、ｎの
値を選択するのが好ましい。現実的には、ｎ＝２〜３が
適切であると考えられる。
ほど削減することができる。例えば１ポートメモリを用
いた場合には、ｎ＝１のときの３ｍワードから、ｎに反
比例して、最小ｍワードまで削減することができる。し
かしながら、ｎの値に比例して、開始ノード番号決定回
路の回路規模が増加するため、ｎの値が大きくなると、
記憶容量の削減効果よりも、開始ノード番号決定回路の
回路規模の増加の影響の方が大きくなっていく。このた
め、記憶容量の削減効果と開始ノード番号決定回路の回
路規模の増加の影響とのトレードオフを考慮して、ｎの
値を選択するのが好ましい。現実的には、ｎ＝２〜３が
適切であると考えられる。
【００６１】また、図３の動作タイミングから明らかな
ように、パス選択信号の書き込みおよび読み出しは、同
時に、１個のメモリのみに対して行われる。このため、
図１の構成のように４個のメモリを用いる代わりに、ｍ
個のパス選択信号を格納可能な２個のシングルポートメ
モリを用いて、同様の動作を行わせることが可能であ
る。
ように、パス選択信号の書き込みおよび読み出しは、同
時に、１個のメモリのみに対して行われる。このため、
図１の構成のように４個のメモリを用いる代わりに、ｍ
個のパス選択信号を格納可能な２個のシングルポートメ
モリを用いて、同様の動作を行わせることが可能であ
る。
【００６２】具体的には、各シングルポートメモリを、
ワード数ｍ／２の２個の領域に分割する。そして、一方
のシングルポートメモリの第１の領域を第１のメモリ１
０３ａと見なすとともに第２の領域を第３のメモリ１０
３ｃと見なし、他方のシングルポートメモリの第１の領
域を第２のメモリ１０３ｂと見なすとともに第２の領域
を第４のメモリ１０３ｄと見なす。これによって、第１
の実施形態と同様に、復号が可能である。各シングルポ
ートメモリは、アドレスの前半と後半とに分割してもよ
いし、奇数アドレスと偶数アドレスとに分割してもかま
わない。
ワード数ｍ／２の２個の領域に分割する。そして、一方
のシングルポートメモリの第１の領域を第１のメモリ１
０３ａと見なすとともに第２の領域を第３のメモリ１０
３ｃと見なし、他方のシングルポートメモリの第１の領
域を第２のメモリ１０３ｂと見なすとともに第２の領域
を第４のメモリ１０３ｄと見なす。これによって、第１
の実施形態と同様に、復号が可能である。各シングルポ
ートメモリは、アドレスの前半と後半とに分割してもよ
いし、奇数アドレスと偶数アドレスとに分割してもかま
わない。
【００６３】すなわち、（ｎ＋２）個の記憶部は、
（（ｎ＋２）×ｍ／ｎ／２）個のパス選択信号を記憶す
ることが可能な容量を持つシングルポートメモリを２個
用いて、構成することが可能である。この構成により、
必要な総記憶容量は変わらないが、メモリの個数を大幅
に削減することができるので、ブロック間配線等を削減
することが可能になり、ビタビ復号装置のＬＳＩ化が容
易になる。
（（ｎ＋２）×ｍ／ｎ／２）個のパス選択信号を記憶す
ることが可能な容量を持つシングルポートメモリを２個
用いて、構成することが可能である。この構成により、
必要な総記憶容量は変わらないが、メモリの個数を大幅
に削減することができるので、ブロック間配線等を削減
することが可能になり、ビタビ復号装置のＬＳＩ化が容
易になる。
【００６４】なお、各実施形態では、パス選択信号の書
き込みと開始ノード番号の決定とを同時に実行するビタ
ビ復号の場合について説明したが、これ以外の方式によ
るビタビ復号であっても、本発明は容易に適用可能であ
り、記憶容量の削減の効果が得られる。
き込みと開始ノード番号の決定とを同時に実行するビタ
ビ復号の場合について説明したが、これ以外の方式によ
るビタビ復号であっても、本発明は容易に適用可能であ
り、記憶容量の削減の効果が得られる。
【００６５】
【発明の効果】以上のように本発明によると、ビタビ復
号の各ステートを、トレースバック長ｍの１／ｎ（ｎは
２以上の整数）を単位として実行するので、１回のトレ
ースバックのために格納するパス選択信号の個数が、ｍ
個から（ｍ／ｎ）個に削減される。したがって、その
分、復号に要する記憶容量を削減することができる。
号の各ステートを、トレースバック長ｍの１／ｎ（ｎは
２以上の整数）を単位として実行するので、１回のトレ
ースバックのために格納するパス選択信号の個数が、ｍ
個から（ｍ／ｎ）個に削減される。したがって、その
分、復号に要する記憶容量を削減することができる。
【図１】本発明の第１の実施形態に係るビタビ復号装置
の構成を示す図である。
の構成を示す図である。
【図２】開始ノード番号決定回路の内部構成を示す図で
ある。
ある。
【図３】図１のビタビ復号装置の動作を示す図である。
【図４】開始ノード番号決定回路を直列に接続した構成
を示す図である。
を示す図である。
【図５】本発明の第２の実施形態に係るビタビ復号装置
の構成を示す図である。
の構成を示す図である。
【図６】図５のビタビ復号装置の動作を示す図である。
１０１ ＡＣＳ回路 １０２ 信号書き込み回路 １０３ａ〜１０３ｄ メモリ（記憶部） １０４ 信号読み出し回路 １０５ トレースバック回路 ２０ 開始ノード番号決定部 ２０Ａ，２０Ｂ 開始ノード番号決定回路 ４０ 開始ノード番号決定部 ４０Ａ，４０Ｂ，４０Ｃ 開始ノード番号決定回路 ４０１ａ〜４０１ｅ メモリ（記憶部） ＳＲ１，ＳＲ２，ＳＲ３ 初期化信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330 H04L 1/00
Claims (6)
- 【請求項１】 入力された受信符号をパストレース方式
によって復号するビタビ復号装置であって（トレースバ
ック長をｍ（ｍは正の整数）とする）、 前記受信符号を入力とし、各受信符号に対して、各ノー
ドに各ビットが対応するパス選択信号を生成出力するＡ
ＣＳ（Add Compare Select）回路と、 ビット幅が前記パス選択信号のビット数と等しく、ワー
ド数が（ｍ／ｎ（ｎは２以上の整数））である記憶領域
を有し、前記ＡＣＳ回路から出力されたパス選択信号を
（ｍ／ｎ）個ずつ記憶する（ｎ＋２）個の記憶部と、 前記各記憶部のいずれか１つを順次選択し、選択した記
憶部に、前記ＡＣＳ回路から出力されたパス選択信号を
書き込む信号書き込み回路と、 前記各記憶部のいずれか１つを順次選択し、選択した記
憶部から、パス選択信号を読み出す信号読み出し回路
と、 前記ＡＣＳ回路から出力されたｍ個のパス選択信号を入
力し、入力したパス選択信号から、前記各記憶部に書き
込まれる（ｍ／ｎ）個のパス選択信号毎に、最尤パスの
終端のノード番号である開始ノード番号を決定する開始
ノード番号決定部と、 前記信号読み出し回路によって読み出された（ｍ／ｎ）
個のパス選択信号を入力とし、この（ｍ／ｎ）個のパス
選択信号に対し、前記開始ノード番号決定部によって決
定された開始ノード番号からトレースバックを行い、信
号を復号するトレースバック回路とを備え、当該ビタビ復号装置は、時間間隔ｍｆ／ｎ（ｆはシンボ
ルレート）の期間を単位として動作し、 前記各記憶部は、それぞれ、（ｎ＋２）個の単位期間を
１周期として、巡回的に、かつ、１単位期間ずつタイミ
ングがずらされて、動作し、かつ、 第１の単位期間において、前記信号書き込み回路によっ
て（ｍ／ｎ）個のパス選択信号が書き込まれ、 第２〜第（ｎ＋１）の単位期間において、前記開始ノー
ド番号決定部によって 開始ノード番号が決定され、 第（ｎ＋２）の単位期間において、前記信号読み出し回
路によって（ｍ／ｎ）個のパス選択信号が読み出され、
前記トレースバック回路によって信号が復号される こと
を特徴とするビタビ復号装置。 - 【請求項２】 請求項１記載のビタビ復号装置におい
て、 前記開始ノード番号決定部は、並列に動作するｎ個の開
始ノード番号決定回路を有し、前記各開始ノード番号決
定回路は、それぞれ、周期がｍ×ｆ、互いの位相差が
（ｍ×ｆ／ｎ）であるｎ個の初期化信号によって、順次
初期化されるものであり、 前記トレースバック回路は、前記ｎ個の開始ノード番号
決定回路のうち初期化の対象となるものの出力を、開始
ノード番号として用いるものであることを特徴とするビ
タビ復号装置。 - 【請求項３】 請求項１記載のビタビ復号装置におい
て、 前記開始ノード番号決定部は、直列に接続され、周期
（ｍ×ｆ／ｎ）の初期化信号によって初期化されるｎ個
の開始ノード番号決定回路を有し、初期化の際に、第１
段の開始ノード番号決定回路のノード番号記憶手段は、
そのノード番号計算手段の出力を初期値として記憶し、
第２段以降の開始ノード番号決定回路のノード番号記憶
手段は、その直前段の開始ノード番号決定回路のノード
番号記憶手段のうち、そのノード番号計算手段によって
決定されたノード番号に対応するノード番号記憶手段の
出力を選択して、初期値として記憶するものであり、 前記トレースバック回路は、前記ｎ個の開始ノード番号
決定回路のうち最終段のものの出力を、開始ノード番号
として用いるものであることを特徴とするビタビ復号装
置。 - 【請求項４】 請求項１記載のビタビ復号装置におい
て、前記（ｎ＋２）個の記憶部は、これらの記憶部の総
記憶容量の１／２の記憶容 量をそれぞれ有する２個のシングルポートメモリによっ
て、構成されたものであることを特徴とするビタビ復号
装置。 - 【請求項５】 受信符号をパストレース方式によって復
号するビタビ復号方法であって（トレースバック長をｍ
（ｍは正の整数）とする）、 ｍ／ｎ（ｎは２以上の整数）個のパス選択信号を記憶可
能である記憶部を（ｎ＋２）個用い、時間間隔ｍｆ／ｎ（ｆはシンボルレート）の期間を処理
単位として、 前記各記憶部について、それぞれ、（ｎ＋２）個の単位
期間を１周期として、巡回的に、かつ、１単位期間ずつ
タイミングをずらして、処理を行い、かつ、 第１の単位期間において、 受信符号から生成されたパス
選択信号を、ｍ／ｎ個、当該記憶部に書き込み、 第２〜第（ｎ＋１）の単位期間において、他の 記憶部に
書き込むｍ個のパス選択信号から、当該記憶部に書き込
まれた（ｍ／ｎ）個のパス選択信号における最尤パスの
終端のノード番号を求め、 第（ｎ＋２）の単位期間において、 求めたノード番号を
開始ノード番号として、当該記憶部に書き込まれた（ｍ
／ｎ）個のパス選択信号に対してトレースバックを行
い、信号を復号することを特徴とするビタビ復号方法。 - 【請求項６】 受信符号をパストレース方式によって復
号するビタビ復号装置であって（トレースバック長をｍ
（ｍは正の整数）とする）、 ｍ／ｎ（ｎは２以上の整数）個のパス選択信号を記憶可
能である記憶部を（ｎ＋２）個備え、時間間隔ｍｆ／ｎ（ｆはシンボルレート）の期間を処理
単位として、 前記各記憶部について、それぞれ、（ｎ＋２）個の単位
期間を１周期として、巡回的に、かつ、１単位期間ずつ
タイミングをずらして、処理を行い、かつ、 第１の単位期間において、 受信符号から生成されたパス
選択信号を、ｍ／ｎ個、当該記憶部に書き込み、第２〜第（ｎ＋１）の単位期間において、他の 記憶部に
書き込むｍ個のパス選択信号から、当該記憶部に書き込
まれた（ｍ／ｎ）個のパス選択信号における最尤パスの
終端のノード番号を求め、第（ｎ＋２）の単位期間において、 求めたノード番号を
開始ノード番号として、当該記憶部に書き込まれた（ｍ
／ｎ）個のパス選択信号に対してトレースバックを行
い、信号を復号することを特徴とするビタビ復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070669A JP3348069B2 (ja) | 2000-03-14 | 2000-03-14 | ビタビ復号装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070669A JP3348069B2 (ja) | 2000-03-14 | 2000-03-14 | ビタビ復号装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257603A JP2001257603A (ja) | 2001-09-21 |
| JP3348069B2 true JP3348069B2 (ja) | 2002-11-20 |
Family
ID=18589371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000070669A Expired - Fee Related JP3348069B2 (ja) | 2000-03-14 | 2000-03-14 | ビタビ復号装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348069B2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
| WO2005117272A1 (ja) * | 2004-05-27 | 2005-12-08 | Matsushita Electric Industrial Co., Ltd. | ビタビ復号装置、およびビタビ復号方法 |
| JP4729938B2 (ja) * | 2005-02-16 | 2011-07-20 | 日本電気株式会社 | ビタビ復号器及びそれを用いる移動体通信装置、基地局装置、移動体通信端末 |
| JP4685729B2 (ja) * | 2006-08-24 | 2011-05-18 | 富士通株式会社 | データ列出力装置 |
-
2000
- 2000-03-14 JP JP2000070669A patent/JP3348069B2/ja not_active Expired - Fee Related
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| JP2001257603A (ja) | 2001-09-21 |
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