JPH07500702A - 高速交換アーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高速交換アーキテクチャ 技術分野 本発明は、高速交換アーキテクチＶに関し、特にＡＴＭ又は高速バケット交換に 関する。

背景技術 バンヤンに基つくアーキテクチャ（ｂａｎｙａｎ−ｂａｓｅｄ　ａｒｃｈｉ　ｔ ｅｃｔｕｒｅ）は、空間分割ノくッケト交換の１型式である。しかし、バンヤン に基づくアーキテクチャは、その他の技術よりもクロス・ポイントか少ないか、 ブロッキングを克服し、スルーブッ）・を改良し、かつセルＩＨ失を低減する手 段を必要とする。これは、２つの（又は更に多くの）入力が同一の出力をアクセ スしたいどきにクロス・ポイントで発生する競争のためである。従って、これら の［手段Ｊは、更にバンヤンに基つく交換をバッファ化バンヤン・アーキテクチ ャか、又はバッチャ−（ｂａｔｃｈｅｒ）　・バンヤン・アーキテクチャに分類 している。バッファ化バンヤン・アーキテクチャは競争のクロス・ポイントにバ ッファを備えておＩ）、一方ハノチャー・バンヤン・アーキテクチャは入力セル を分類することにより競争を最小化させている。バッファ化バンヤン・アーキテ クチャは交換機構サブシステムを実現するために採用されていた。しかし、これ らは、一般的に、人力、出力及び中間の交換段階で・　数レベルのバッファに関 連されるものであった。

発明の開示 本発明の目的は、パケット又はＡＴＭセルにより交換機構のスルーブツトを改善 すると共に、交換機構における遅延を最小化するアーキテクチャを提供すること にある。

本発明は、最小のバッファリング及び多重化を必要とする多重化された並列バス 内部交換アーキテクチャを提供することにより達成される。本発明は、第１の特 徴によれは、複数の人力及び複数の出力を有すると共に、各人力及び出力がそれ ぞれボート・コンｉ・ローラ手段を有する交換８１構ユニツト（ＳＦＵ）を含む パケット交換を備えたものであって、前記入力ボート・コントローラ手段は各入 力直列パケットを複数の並列パケットに変換するように構築され、前記ＳＦＵは 前記複数の各パケット用に複数の内部並列パスを有し、かつ前記出力ボート・コ ントローラ手段は入力として前記並列パケットを直列パケット形式に変換する手 段を含む。

１６ＸＩ６交換アーキテクチヤ、即ち１６人力からの入力△ＴＭセルを交換し、 かつ１６出力のうちの一つに交換するアーキテクチャを参照して本発明を説明し よう。

しかし、本発明の考えは他のｎＸｎ交換にも等しく適用可能なことを理解すべき である。

図面の簡単な説明 第１図は本発明による交換の一実施例の概略図であり、第２図はパケットの一フ ォーマツＩ−概念図であり、第３図は本発明の一実施例による交換機構ユニット のアーキテクチャを示すものであり、 第４図は一交換機構のアーキテクチャの一部を概要的に示し、 第５図は好ましい交換機構のアーキテクチャを概要的に示し、 第６図はマルチ・ブレーンの交換アーキテクチャを示す。

詳細な説明 第１図を参照すると、概要的なブロック図が人力０〜１５及び出力０〜１５を有 する交換機構、即ち１６×１６交換機構を備えた交換機１０を概念的に示してい る。

この交換は、更に、各人力Ｏ〜１２に入力ポート・コントローラ３０．と、各出 力Ｏ〜１５に出力ポート・コントローラ手段２０．も備えている。適当とする構 成においては、入力ポート・コントローラ及び出力ポート・コントローラは同一 ユニットであってもよい。

交換されるパケットは、好ましくは、Ａ　Ｔ　Ｍフレームの形式て入力ボート・ コントローラに着信する。第２図を参照すると、本発明の一実施例によるＡＴＭ フレームは、少なくとも３バイトのヘッダと、ペイロードとして５３バイトを有 し、ＣＣＩＴＴ推奨１．３６１により定義されたＡＴＭセルとを備えている。

入力ボート・コントローラ３０．は着信する直列ＡＴＭフレームを８ヒツト幅の データ・ストリームに変換する。直列ＡＴＭフレームは、受信するビットを各並 行リンクに逐次送出することにより並列パケットに変換される。出力ポート・コ ントローラ２０、はその逆の動作をする。

従って、ＳＦＵと出力ポート・コントローラとの間のリンク２１７、及びＳＦＵ と入力ポート・コントローラとの間のリンク３１．、は、実際には、それぞれ８ 本の並列接続であると理解されるであろう。

本発明による交換機構１０は４つの並列ブレーンを備えており、各ブレーンは第 ６図の概念形式により示されているように、＋６ＸＩ６交換機構サブ・ユニット １６．１７．１８．１９である。従って、８ビット幅のデータ・ストリームの２ ビット幅スライスは、各１６ＸＩ６交換機構サブ・ユニット１６．１７．１８． １９により受信される。

第３図に４×４エレメント１１及び１２から構築された１６ＸＩ６交換機慣サブ ・ユニット用の概略アーキテクチャを示す。本発明の範囲内で、このレベルにお ける（也のアーキテクチャを用いることも可能であるが、このアーキテクチャを 一例として用いることになる。

第４図は、本発明の一実施例を詳細に示す。これは、図示のような相互接続を持 つ交換機構における一つのブレーンの２つの４×４エレメント１１及び１２に対 応している。

２ビット幅の入力３９は直並列変換器４０により８ビット幅のデータ・ス１〜リ ームに変換され、８ヒツト幅のＦＩＦＯバッファ４２に入力される。相互接続ネ ットワーク４３は、バッファ４２からア１Ｚレス・マルチプレクサ４４へ、各フ レーム・セグメン）・用に個別的な並列パスをなす。

マルチプレクサ４４は、入力を、リンク４５を介して第２の交換階の人力ＦＩＦ Ｏバッファ４６へ転送する。

ここでも、相互接続ネジ１−ワーク４７は、マルチプレクサ４８のうちの一つに 対する各パケット用の個別的なパスとなる。並列接続４９は直並列変換器５０へ 接続されており、直並列変換器５０はそれぞれ８ピット幅の入力４９から２ピッ １−幅の出力を発生し、従って出力５１は２ピツ１へ幅のデータを有しており、 それぞれの出力ポート・コントローラへ出力する。

全てのブレーンからの種々のスライスは、出力ポート・コントローラで再度組合 わされて元の直列データ・ストリームを再構築させるものとなることを、理解ず へきである。

第５図には好ましい実施例か示されており、一つのブレーンの４つの４×４エレ メントを示している。

入カポ−）・・コントローラ３０．からの入力６０は、ＦＩＦＯバッファに入力 される２ヒツト幅スライスである。複数のパケットかバッファ６Ｉの出力に到達 すると、これらのパケットは並列相互接続ネットワーク６２及びゲート手段６９ を介して第２段階のＦＩＦＯバッファ６３に送出される。必要ならば、ゲート手 段を更に複雑な多重化に関連させてもよいことは、理解すべきことである。パケ ットがクロッキングによりバッファ６３の終段まて行き、かつマルチプレクサ６ ５が利用可能なときは、バケツ１−は並列相互接続ネットワーク６４を介してマ ルチプレクサ６５に送出され、次いて出力６６を介して受信出力ポート・コント ローラに送出される。

この実施例ては、ボート・コントローラ段より先にはこれ以上、直並列変換がな いことが理解されるであろう。

その代わりに、内部並列パスだけを用いて非ブロツキング機能を得ると共にスル ーブツトを改善させる。

第５図の構成は、基本的なバッファ化バンヤン・アーキテクチャに比較してスル ーブツトの改善を表わしていることが理解されるであろう。本発明の好ましい実 施例を用いることにより、スルーブツトは提供された負荷の約７０９６が限度と なる。２×２スイツチング・ニレメン）・を有するＩ　６　Ｘ’＋　６の一つの バッファ化バンヤン・ネットワーク用に先に発行した結果は、約２５％での制限 を示している（ジェンクによる「単一バッファ化バンヤン・ネットワークに基づ くパケット交換のパフォーマンス解析ｊ、ＩＥＥＥ選択領域通信学会ｔμ告、１ ９８３年１２月、第ＳへＣ−１巻、第６号、第１０１４頁〜第１０２１頁（Ｊｅ ｎｑ　ＹＣ，ＰｅｒｆｏｒｍａｎｃｅＡｎａｌｙｓｉｓ　ｏｆ　ａ　Ｐａｃｋｅ ｔＳｗｉｔｃｈ　ｂａｓｅｄ　ｏｎ　Ｓｉｎｇｌｅ−Ｂｕｆｆｅｒｅｄ−Ｂａｎ ｙａｎ　Ｎｅｔｗｏｒｋ＋　。

ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｅｌｅｃｔｅｄＡｒｅａｓ　ｉｓ　Ｃｏｍ ｍｕｎｉｃａｔｉｏｎｓＶｏｌ　５ＡＣ−Ｉ　Ｎｏ、６　Ｄｅｃ、１９８３ｐｐ ＋０１４〜１０２１）　。

実施例 以下の説明は、本発明の一実施例に関するものであり、本発明の全般的な範囲の 限定として理解すべきものではない。

この実施例は、主として入手の可能性のために１８０ＭＯ３標準セル技術を用い ているものであり、カスタムＡＳＩＣ３では、多分、もっとよい構成が得られる と思われる。

採用した設ｄ１ては、チップを小さくするためにＦＩＦＯバッファ用の二重ポー １−　ＲＡ　Ｍを用いた。

この実施例は、前述のように、並行して動作する４交換機構チップ（Ｓ　Ｆ　Ｃ ）を用いる。各ＳＦＣは２ピット、即ちボート・コントローラ３０７に入力され るバイトの１／４の交換をする。データはポート・コントローラ３０６と５ＦＵ ＩＯとの間で約２０ＭＨｚによりクロック駆動される。

全てのポートからのパケットか時間について揃えられ、かつ各並列ＳＦＣを介す る進行が揃えられ、従って信頼性をもって出力において各パケットの複数断片が 再アッセンブリされ得ることに注目することが重要である。

各ＳＦＣ内で内部回路に対する制御及びタイミングを可能にするためには、９０ °位相シフトを有する２０ＭＨｚの２相クロツクが必要である。これは、特に、 二重ポートＲＡＭを選択することが必要である。好ましくは、全ての交換にわる クロック・スキューは５ナノ秒以下である。

スルーブツトを最大化するために、ＳＦＣアーキテクチャは可能な限り最適化さ れなければならない。スルーブツトを最大化するためのキー・パラメータは、− バッファの大きさ及び分配 一内部転送速度を増大すること −バッファへの同時的な読み出し及び書き込み−カット・スルー能力 であることが分かった。

第５図に示す実施は、 一直並列変換及び並直列変換をなくす 一バッファから同時的な読み出し、及び書き込みを可能にする（これによってバ ッファの大きさを減少させる） 一制御回路を簡単化する カット・スルーの実施を簡単化する ことを含む多数の利点がある。

各入力６０は１の深さく即ち、６４アドレス位置）と、２ピットの輻とを有する ＦＩＦＯバッファ６１を備えている。しかし、各第２段階は、それぞれ深さが１ バケットの１６ＦＩＦＯハソフア６３を備えている。従って、第２段階には、総 計６４ＦＩＦＯがｒ７在しく他の４×４エレメントを可能にし）、従って内部デ ータ転送は実質的に１６０Ｍｂｐｓである。段階１は正しい段階２のバッファ６ ３の選択を必要どするだけである。

選ＩＪクシた実施において、８０ＦＴＰＯ（１６段階ｌ十６４段階２）バッファ は並列に格納されたバケッ）・を有するＦＩＦＯとして動作する二重ボー１−　 ＲＡ　Ｍにより実施される。これは、チップについて領域要求を大いに軽減可能 にする。第７図に４つのＦＩＦＯバッファに関する概要図を示す。

Ｒ△〜１ブロックはＦＩＦＯにおいて同時的な読み出し及び書き込みを可能にす る二重ボートである。複数のバッファを−ブロツクに組合わせるので、これらは 共通のアドレス線、読み出し線及び書き込み線を有する。しかし、このＲＡ　Ｍ ブロックにおける４つの各ＦＩＦＯバッファは独立したバッファとして動作する 。ＳＦＣに入力されるパケットは同期されているので、各バッファについてアド レスを同一にしてもよい。しかし、各バッファは、最後のパケットを読み出し、 かつ新しいパケッ）・を書き込むか、又は最後のパケットを格納するために、そ れ自体の制御か必要かある。これは、ＲＡＭ書き込みボートにおけるマルチプレ クサが、ＲＡＭに既にあるデータか、又は新しいデータかを選＋７？することよ り達成される。

段階１ど段階２との間の差は、これらの間における並列の相互接続パスが４倍に 増加するために、発生する。

第５図から、段階１は、要求者の制御に関連した４バツフアと、４グループ×４ に配列された１６出力パスとを有することか明らかである。従って、第２段階は 並列に配列された１６ハソフアを存する。４出力は、各出力に関連した許可者の 制御により、各１６バツフアに対してアクセスを有する。

ＲＡＭバッファ・ブロックはやや異なる。段階１はパケットをＲＡＭの主ブロッ クに書き込む前に入力を遅延させ、一方段階２はＲＡ　Ｍに既に格納されたデー タを遅延させる。これは、整合されたＳＦＣからの入力パケット及び出力パケッ トを備えなければならないことから発生する。

最大動作周波数は２５ＭＨｚとすべきである。従って、伝搬遅延及びセット・ア ップ時間等に許される時間は、４０ナノ秒である。温度及び処理がばらつく最悪 条件において、正しい装置動作に許される典型的な最大遅延を計算するために、 １．６９の係数が用いられる。これは、２３．６７ナノ秒と等価である。その設 計は同期設計規則に従うことてあり、これはフリップ・フロップがマスク・クロ ックによってのみクロッキングされることを意味する。これは、実現化処理を基 本的に３つの制約に簡単化するものである。即ち、 １、チップ上のクロック・スキューの最小化、及び２．２つのフリップ・フロッ プ間、又はラッチ間における組合わせ論理等による伝搬遅延を２２ナノ秒以下に 保持する。（セット・アップ時間、クロック・スキュー等についても許容誤差を 作成する必要がある。）３、フリップ・フロップとＲＡＭ書き込みボートとの間 における組合わせ論理等による伝搬遅延を１７ナノ秒以下に保持する。（セット ・アップ時間、クロック・スキュー等についても許容誤差を作成する必要がある 。） 更なるスルーブツトの改善は、アーキテクチャにおける変更により達成可能であ るが、これもまだ本発明の範囲内である。

好ましい実施例は、集積回路の技術を用いることにより実施が容易となるように 構築されることを理解すべきである。更に、本発明の概念は、所望により４×４ 以外、例えば２×２のサブ・エレメントを用いて、他のｎｘｎスイッチに適用可 能である。本発明の精神及び範囲内での変更及び付加は、習熟する者にとって明 らかであり、本発明の適用範囲内に関連される。

Ｆｉｇｌ。

Ｆｉｇ　２゜ Ｆｉｇ　３゜ Ｆｉσ７ Φ 補正書の写しく翻訳文）提出書（曲法第１８４条）８）７よ５　、＃＋２□２７ 　ａ（ａ 請求の範囲 １．７Ｍ数の入力及び複数の出力を有すると共に、各入力及び出力がぞ第１ぞれ のボー［・・コンｌ−ロー９手段を有する交換機構ユニッ１−（ＳＦＵ）を備え た多段空間分割パケソＩ・交換において、 前記入力ボート・コンｌ−ローラ手段は各人力直列パケットを複数の並列パケッ トに変換するように構築され、前記ＳＦＵは前記複数の各バケット用に複数の内 部並列バスを有し、かつ前記出力ポート・コントローラ手段は前記並列パケット を直列パケｙ　ｈ形式に変換して出力する手段を含むことを特徴とするバケット 交換換。

２、前記各内部並列バスは第１のバッファ手段、並列相互接続ネットワークを存 する第１の段階と、アドレス可能な複数の各出力に関連した少なくとも一つのバ ッファ手段を有する第２の段階を備えていることを特徴とする請求項１記載のバ ケット交換。

３、ｉｉｆ記パケットは自己アドレス可能であることを特徴とする請求項１叉は ２記載のバケット交換。

４　複数の入力及び複数の出力を有すると共に、各入力及び出力かそれぞれのボ ート・コン１〜ローラ手段を有する交換機（１タユニッ１−（ＳＦＵ）を備えた システムにおけるパケット交換方法において、 前記入カポ−１−・コントローラ手段て各人力直列パケソ１−を複数の並列パケ ットに変換するステップと、前記複数の各バケット用に複数の内部並列バスを用 いて、前記複数の各並列パケットをｉ１１記ＳＦＵのアドレス指定された出力に 切り換えるステップと、前記出力ポート・コントローラ手段て前記複数の並列パ ケットからの各直列パケットを再編成するステップとを含むことを特徴とするパ ケット交換方法。

５　請求項Ｉによる複数のバケット交換を備えたバケット交換。

国際調査報告　Ｉ冑ｍ−喝め１＋１１１閉１ｉｎ−ド０ｒｃＴ１．％ＩＪ！２１ ０６３２２ ｒＩＩｍＩ′ＣＴＩ＋Ｓ＾Ｉ２言０イｃｏず−ｊｍ１ｙｎｎｎＬＴｆｗ＋１ｗｅ ｌ（ｚｌ＋でんｌ、１ｆｉ７１ｅｎｌ”””’Ｎ！任、３ＴＯＴ月μｍ灯遇梵ψ 工川■用Ｊ旧Ｎ耳旧」ＵＫ出１担ＮＩＮ■ＲＮＡＴ１ｑ！狂Ｊ！凪」ンリ１ＯＮ Ｎｏ　ＰＣＴＡＵ　Ｑ３２２フロントページの続き （８１）指定回　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＳＥ）、０Ａ（ＢＦ 、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ、ＴＤ、ＴＧ ）、ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ，Ｃ５，ＤＥ。

ＤＫ、　ＥＳ、　ＦＩ、　ＧＢ、　ＨＵ、ＪＰ、　ＫＰ、　ＫＲ，ＬＫ、ＬＵ、 ＭＧ、ＭＮ、ＭＷ、ＮＬ、Ｎｏ、ＰＬ、ＲＯ、ＲＵ、　ＳＤ、　ＳＥ、　ＵＳ

Claims (5)

【特許請求の範囲】
1. １．複数の入力及び複数の出力を有すると共に、各入力及び出力がそれぞれのポ ート・コントローラ手段を有する交換機構ユニット（ＳＦＵ）を備えたパケット 交換において、 前記入力ポート・コントローラ手段は各入力直列パケットを複数の並列パケット に変換するように構築され、前記ＳＦＵは前記複数の各パケット用に複数の内部 並列バスを有し、かつ前記出力ポート・コントローラ手段は入力として前記並列 パケットを直列パケット形式に変換する手段を含むことを特徴とするパケット交 換。
2. ２．前記各内部並列パスは第１のバッファ手段、並列相互接続ネットワークを有 する第１の段階と、アドレス可能な複数の各出力に関連した少なくとも一つのバ ッファ手段を有する第２の段階を備えていることを特徴とする請求項１記載のパ ケット交換。
3. ３．前記パケットは自己アドレス指定であることを特徴とする請求項１又は２記 載のパケット交換。
4. ４．複数の入力及び複数の出力を有すると共に、各入力及び出力がそれぞれのポ ート・コントローラ手段を有する交換機構ユニット（ＳＦＵ）を備えたシステム におけるパケット交換方法において、 前記入力ポート・コントローラ手段で各入力直列パケットを複数の並列パケット に変換するステップと、前記複数の各パケット用に複数の内部並列パスを用いて 、前記複数の各並列パケットを前記ＳＦＵのアドレス指定された出力に切り換え るステップと、前記出力ポート・コントローラ手段で前記複数の並列パケットか らの各直列パケットを再編成するステップとを含むことを特徴とするパケット交 換方法。
5. ５．請求項１による複数のパケット交換を備えたパケット交換。