JP4259007B2

JP4259007B2 - Ｐｈｓシステム

Info

Publication number: JP4259007B2
Application number: JP2001290904A
Authority: JP
Inventors: 耕司塩崎
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2001-09-25
Filing date: 2001-09-25
Publication date: 2009-04-30
Anticipated expiration: 2021-09-25
Also published as: JP2003102054A

Description

【０００１】
【発明の属する技術分野】
本発明は、自営用ＰＨＳシステムにおける通信の高速化に関する。
【０００２】
【従来の技術】
工場や会社などの事業所構内で用いられる自営用ＰＨＳシステムの場合、いわゆる第２世代コードレスシステムに該当するＲＣＲ−ＳＴＤ（電波産業会規格）２８・２版によって構築されたシステムでは、基地局と移動局間の通信速度が６４ｋｂｉｔ／ｓｅｃのレートに対応できない。このため、６４ｋｂｉｔ／ｓｅｃの通信速度に対応可能なＲＣＲ−ＳＴＤ２８・３．３版規格に準拠するシステムと互換性を持たせるためには、基地局と移動局との間における無線区間のタイムスロット（詳細は後述）を２ｃｈ合成して、６４ｋｂｉｔ／ｓｅｃの通信速度を実現する必要がある。
【０００３】
この様子を、図１に示す自営用ＰＨＳシステムのフレーム構成図を用いて説明する。すなわち、ＰＨＳシステムの基地局と移動局間における無線区間の信号伝送方式としては、一般に４チャネル多重のＴＤＭＡ−ＴＤＤ(Time Division Multi Access-Time Division Duplex)方式が採用されている。かかる方式では、図１（ａ）に示す如く、５ｍｓｅｃの時間長を有する１フレームを１つの基地局における伝送信号の一単位とし、更にそれを８等分したものを１タイムスロット（時間長６２５μｓｅｃ）として規定する。そして、１フレーム前半の４タイムスロットを基地局から各ｃｈの移動局への送信信号に割当て、後半の４タイムスロットを各ｃｈの移動局から基地局への送信信号に割り当てている。つまり、１つの基地局は、理論上では最大４つの移動局との通信を同時に処理できることになっている。
【０００４】
また、１つのタイムスロットは、２４０ｂｉｔの情報から構成されているが、その全てを基地局と移動局間の情報伝送として用いることはできない。何故なら、各タイムスロットの同期制御や誤り検査用に或る程度のビット情報を割り当てる必要があるからである。このため、実際に１つのタイムスロットに含まれる音声やデータを表す情報としては１６０ｂｉｔに制限される。つまり、１つの移動局と基地局との間では、５ｍｓｅｃ毎に１６０ｂｉｔの情報が全二重通信で伝送されることになり、これは単位時間で見れば３２ｋｂｉｔ／ｓｅｃの通信速度に他ならない。
【０００５】
従って、かかる自営用ＰＨＳシステムで、基地局が１つの移動局との間で６４ｋｂｉｔ／ｓｅｃの通信速度を担保するには、図１（ｂ）に示す如く、１フレーム中の下り（基地局から移動局）および、上り（移動局から基地局）の各々において、それぞれ２つのタイムスロットを用いて信号の伝送を行う必要がある。
因みに、以下の説明においては、このようにして２つのタイムスロットを使用して信号の送信を行う場合、最初のタイムスロットにかかる送信チャネルを“第１送信チャネル”、２つ目のタイムスロットにかかる送信チャネルを“第２送信チャネル”と呼称する。
【０００６】
ところで、実際の自営用ＰＨＳシステムではシステム全体の冗長性を確保するため、図１（ａ）に示す、１フレーム中の全てのタイムスロットを移動局との通信に使用することは無く、１の基地局が使用する無線チャネルは４つのタイムスロットの内の３ｃｈに限られている。このため、上記の方法で基地局が２ｃｈ分のタイムスロットを用いて特定の１つの移動局と６４ｋｂｉｔ／ｓｅｃの通信速度による信号伝送を行った場合、当該基地局で扱える残余のトラフィック量は通常の１／３に低下し、他の移動局に対する呼損率が増加してＰＨＳシステムの運用に支障を来すおそれがある。また、基地局が既に２つの移動局との間で、通常の３２ｋｂｉｔ／ｓｅｃによる通信を行っている場合は、該基地局内で更に２ｃｈ分のタイムスロットを取得することが不可能となり、６４ｋｂｉｔ／ｓｅｃの通信が制限されると言う不具合も生ずる。
【０００７】
【発明が解決しようとする課題】
本発明は、このような問題を解決し、高伝送レートによる通信を自在に行える自営用ＰＨＳシステムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、構内交換機と、前記構内交換機に接続されている複数の基地局と、前記基地局と無線接続される複数の移動局とを含むＰＨＳシステムであって、前記構内交換機は、前記複数の基地局を収容する少なくとも１以上の基地局トランクと、前記基地局トランクを経由する伝送信号を通信チャネルを介して交換処理するスイッチ回路網と、前記構内交換機から前記複数の移動局のうちのいずれか１の移動局への下り方向のデータの上位所定ビットを前記複数の基地局のうちの１の基地局に対応する通信チャンネルのタイムスロットに割り当てる第１分割データとし、前記下り方向のデータの残りの下位所定ビットを前記複数の基地局のうちの前記１の基地局以外の他の基地局に対応する通信チャンネルのタイムスロットに割り当てる第２分割データとし、前記第１及び第２分割データを順次前記伝送信号として前記スイッチ回路網を介して前記基地局トランクに出力するチャネル分割手段と、前記基地局トランクから前記スイッチ回路網を介して前記伝送信号として得られた前記１の基地局に対応する通信チャンネルのタイムスロットの割り当てデータを、前記いずれか１の移動局から前記構内交換機への上り方向のデータの上位所定ビットとし、前記基地局トランクから前記スイッチ回路網を介して得られた前記他の基地局に対応する通信チャンネルのタイムスロットの割り当てデータを、前記上り方向のデータの残りの下位所定ビットとして合成するチャネル合成手段と、を含むことを特徴とする。
【０００９】
【発明の実施の形態】
図２は、本発明による自営用ＰＨＳシステムの実施例を表すブロック図である。以下、同図に従って本実施例に基づく自営用ＰＨＳシステムの構成を説明する。
図２において、構内交換機（１０）は、事業所構内にあるＰＨＳ移動局や通常の電話器、およびデータ端末等の各種端末間の接続を制御し、かつ、構内におけるこれら各種端末をＮＴＴ等の外部局線に接続する処理を為す交換装置である。同図に示す如く、構内交換機（１０）は、主に基地局収容トランク（１１）、時分割スイッチ回路（１２）、チャネル合成トランク（１３）、局線トランク（１６）、および中央制御回路（１７）から構成されている。
【００１０】
基地局収容トランク（１１）には、本実施例の自営用ＰＨＳシステムに含まれる複数の基地局（２０）と、後述する時分割スイッチ回路（１２）及びチャネル合成トランク（１３）が接続されている。基地局収容トランク（１１）は、基地局（２０）と無線区間を介して接続されている各々の移動局（３０）を、時分割スイッチ回路（１２）への出入通話路として収容し、該通話路の監視および該通話路に関する種々の通信手順制御を行う回路である。
【００１１】
時分割スイッチ回路（１２）は、交換機本体のいわゆるスイッチフレームに相当する部分であり、構内交換機（１０）が収容する通話路上のデジタルデータについて、各々の入線および出線の時間的位置を入れ替えて交換処理を為すものである。
チャネル合成トランク（１３）は、構内交換機（１０）に収容されている各々の基地局からの通話路信号に含まれる複数のチャネルの合成、及び分割を行う回路であり、図２に示す如く、主にチャネル合成ユニット（１４）と、Ｄチャネル制御ユニット（１５）から構成されている。
【００１２】
チャネル合成ユニット（１４）は、前述の如く、各々の基地局からの通話路信号を構成するチャネルの合成、および分割処理を担う部分であり、その構成を図３のブロック図に示す。
同図に示す如く、チャネル合成ユニット（１４）は、主にシフトレジスタＡ（４１）、４ビットスイッチ（４２）、シフトレジスタＢ（４３）、カウンタＡ（４４）、カウンタＢ（４５）、チャネル変更レジスタ（４６）、およびセレクタ（４７）から構成されている。
【００１３】
シフトレジスタＡ（４１）は、時分割スイッチ回路（１２）から供給されるＩＳＤＮ(Integrated Services Digital Network)インタフェース信号上のデータ（以下、単に“ＨＷデータ”と称する。因みに、かかる称呼はＩＳＤＮ等の高速データハイウェイ(Data-Highway）上にあるデータを意味するものである。）についてビットシフトを行い、更にこれについてシリアル／パラレル変換を行う４ビットのシフトレジスタである。
【００１４】
カウンタＡ（４４）は、時分割スイッチ回路（１２）から供給される基準フレーム数を初期値としてこれを同カウンタにロードし、同じく該回路から供給される基準クロックを４クロック単位にカウントアップするカウンタである。そして、４ビットスイッチ（４２）は、カウンタＡ（４４）からのカウントアップ出力をアドレスとして、前記シフトレジスタＡ（４１）からの４ビットの情報をデータとして書き込む、一種のＲＡＭ(Random Access Memory)を構成している。
【００１５】
カウンタＢ（４５）は、時分割スイッチ回路（１２）から供給される前記カウントクロックの位相をずらして、上記カウンタＡ（４４）と同一のカウント動作を行うカウンタであり、４ビットスイッチ（４２）のＲＡＭからデータの読み出しを行うアドレスを生成するものである。
チャネル変更レジスタ（４６）は、各々の基地局からのＩＳＤＮ信号に含まれるＤチャネル情報を認識した中央制御回路（１７）から供給される情報を基に、チャネルの合成及び分割時における第２送信チャネルをどの基地局の如何なるチャネルにマッピングするかのデータを保持するためのレジスタである。
【００１６】
セレクタ（４７）は、カウンタＢ（４５）からのカウント出力と、チャネル変更レジスタ（４６）からの出力とを切り換えて、これをデータ読み出しアドレスとして４ビットスイッチ（４２）のＲＡＭに供給する回路である。
また、シフトレジスタＢ（４３）は、４ビットスイッチ（４２）のＲＡＭから読み出された４ビットのデータを、時分割スイッチ回路（１２）に返送するためにパラレル／シリアル変換を行うための４ビットのシフトレジスタである。
【００１７】
一般に、通信速度が６４ｋｂｉｔ／ｓｅｃに対応可能な基地局の内部では、例えば、図１に示すフレーム構成において、情報伝送量の半分を担う第２送信チャネルを、システム内の交換機が認識する８ｂｉｔ／８ｋＨｚのサンプリングデータの下位４ビットにマッピングすることが可能である。しかしながら、かかる従来システムでは異なる基地局間のＨＷデータについてまで上記マッピング等の処理を行うことはできない。
【００１８】
本実施例では、図２に示すように、異なる複数の基地局（２０）を集約している構内交換機（１０）内の時分割スイッチ回路（１２）の配下に、ＨＷデータの４ビットを任意にスイッチング可能なチャネル合成ユニット（１４）を設けている。これによって、各基地局から送られてきたＨＷデータの上位ビットを、任意の基地局における任意のタイムスロットのチャネルの下位４ビットに転記することが可能となる。また、合成されたＨＷデータの下位４ビットを元の上位４ビットへ転記することによって、異なった基地局のタイムスロットを用いて１つの移動局との間で、６４ｋｂｉｔ／ｓｅｃの通信速度によるデータ伝送を可能とする構成になっている。
【００１９】
異る基地局のタイムスロットを用いた通信チャネルの合成および分割の様子を表したものが、図４に示すデータフローチャートである。図４の上段が、いわゆる上り方向（各基地局（２０）から構内交換機（１０）方向へのデータの流れ）のチャネル合成処理を示すものである。また、同図の下段が、いわゆる下り方向（構内交換機（１０）から各基地局（２０）方向へのデータの流れ）のチャネル分割処理を表す。すなわち、上り方向においては、異なる２つの基地局ＣＳ＃１およびＣＳ＃２の各々のタイムスロットに含まれる通信チャネルのデータ（４ビット）を合成して、１つの移動局に関するタイムスロットについて８ビットの通信チャネルデータを合成する。一方、下り方向においては、１つのタイムスロットにおける８ビットの通信チャネルデータを２つの４ビットの通信チャネルデータに分割して、これらを異なる２つの基地局ＣＳ＃１およびＣＳ＃２の各々のタイムスロットに含まれる通信チャネルに割り当てる。
【００２０】
続いて、チャネル合成トランク（１３）に含まれるＤチャネル制御ユニット（１５）の説明を行う。同ユニットは、構内交換機（１０）内に集約している各基地局からのＩＳＤＮ信号に含まれるＤチャネル情報を抽出して認識する回路である。一般のＰＨＳシステムでは、システム内にある複数の基地局の中で１の基地局は、他の基地局におけるフレーム内の空きチャネルの情報を認知し得ない。このため、本実施例のように異なる基地局のフレームに含まれるタイムスロットを用いてチャネルの合成及び分割を行うためには、複数の基地局における空きチャネルの有無を認知すべく、かかる基地局からのＤチャネル情報を集約して一括管理する機能が必要となるのである。
【００２１】
すなわち、Ｄチャネル制御ユニット（１５）は、各基地局からのＩＳＤＮ信号に含まれるＤチャネル情報を抽出し、これに基づいて、如何なる基地局の如何なるチャネルが空いているかを認識してこれを中央制御回路（１７）に通報する。Ｄチャネル制御ユニット（１５）は、各基地局からのＤチャネル情報を抽出しする回路と、その抽出データを処理するマイクロプロセッサとの接続により普遍的に実現が可能であるため、かかる回路についての詳細説明は省略する。
【００２２】
次に、構内交換機（１０）の残りの構成要素について説明を続ける。
先ず、中央制御回路（１７）は、主にマイクロプロセッサと、ＲＯＭ(Read Only Memory)やＲＡＭ(Random Accsess Memory)などのメモリから構成されており、本実施例に基づく自営用ＰＨＳシステムの全体を統括して制御する回路である。また、局線トランク（１６）は、ＮＴＴ等の第一種通信業者のからの局線を構内交換機（１０）に収容する回路であり、通常の構内交換機に使用される局線トランク回路と同様であるためその詳細については説明を割愛する。
【００２３】
次に、本実施例における処理動作を、時分割スイッチ回路（１２）とチャネル合成ユニット（１４）間におけるＨＷデータの合成及び分割処理を中心として説明する。
時分割スイッチ回路（１２）と、チャネル合成ユニット（１４）との間におけるＨＷデータの流を図４のデータフローチャートに示す。前述の如く、図４の上段に表したＨＷデータＡからＨＷデータＢに遷移するデータの流れが上り方向のチャネル合成処理に相当する。また、図４の下段に表した、ＨＷデータＣからＨＷデータＤに遷移するデータの流れが下り方向のチャネル分割処理に相当する。
【００２４】
先ず、上り方向のチャネル合成処理における動作を説明する。この場合、図３のチャネル合成ユニット（１４）のブロック図に示す如く、時分割スイッチ回路（１２）から、基準クロックと基準フレーム数およびＨＷデータＡがチャネル合成ユニット（１４）に供給される。ＨＷデータ上における各タイムスロットの伝送単位は、通常のＰＣＭ通話路上における信号伝送方式が基準とされるため、基本的に８ｋＨｚフレームに８ビット単位で伝送される。ここで、基準クロックが２ＭＨｚとすると、本システム内に含まれる移動局との通話路は３２チャネル存在することになる。
【００２５】
図３のブロック図におけるカウンタＡ（４４）は、時分割スイッチ回路（１２）から供給された基準フレーム数を同カウンタの初期ロード条件として用い、同じく時分割スイッチ回路（１２）からの基準クロックを計数クロックとしてカウントアップを行う。カウンタＡ（４４）は、４ビット単位に歩進する設定とされており、このカウントアップ出力は、４ビットスイッチ（４２）を構成するＲＡＭの書き込みアドレスに接続されている。
【００２６】
一方、かかるＲＡＭへの書き込みデータは、ＨＷデータＡの上位４ビットと下位４ビットを分割して行うため、シフトレジスタＡ（４１）は、時分割スイッチ回路（１２）から供給されたＨＷデータＡを４ビット毎にシリアル／パラレル変換して、前記ＲＡＭへの書き込みデータを生成する。かかるデータをＲＡＭへ書き込むタイミングは、カウンタＡ（４４）のカウントアップ出力を用いればよい。すなわち、カウントアップ出力、つまりＲＡＭへの書き込みアドレスの最下位ビットが０の時には、ＨＷデータＡのタイムスロット内の上位４ビットが書き込まれるようにし、該アドレスの最下位ビットが１の時には、ＨＷデータＡのタイムスロット内の下位４ビットが書き込まれるようにする。このような処理を行うことによって、４ビットスイッチ（４２）を構成するＲＡＭのアドレスにおいては、その最下位ビットを除いたアドレスが取りも直さずタイムスロットの番号を示すものとなる。
【００２７】
一方、前記ＲＡＭからデータを読み出す際のアドレスは、時分割スイッチ回路（１２）から供給される前述の基準クロックと、基準フレーム数を用いるカウンタＢ（４５）のカウントアップ出力を用いて生成される。但し、前述したデータの書き込みタイミングとの競合を避けるべく、カウンタＢ（４５）と、カウンタＡ（４４）のカウントアップとの間には所定の時間差が設けられている。また、カウンタＢ（４５）では、チャネル合成ユニット（１４）から時分割スイッチ回路（１２）への、上りＨＷデータＢを出力するタイミングを考慮して前記時間差を設ける必要がある。因みに、本実施例においては、かかる時間差として１２５μｓｅｃの遅延時間が設定されている。
【００２８】
次に、４ビットスイッチ（４２）を構成するＲＡＭからのデータの読み出し側の構成を説明する。
先ず、カウンタＢ（４５）のカウントアップ出力は、チャネル変更レジスタ（４６）とセレクタ（４７）に供給される。チャネル変更レジスタ（４６）は、中央制御回路（１７）からの情報によって設定されるレジスタである。前述のように、中央制御回路（１７）は、Ｄチャネル制御ユニット（１５）を介して各基地局からのＩＳＤＮ信号に含まれるＤチャネル情報を認識している。中央制御回路（１７）は、かかる情報を基に、第１送信チャネル（図４におけるＨＷデータＡのＣＳ＃１のＢ１に相当）を基準とするアドレスとし、ビットデータの合成を目的とする第２送信チャネルのタイムスロット値（図４におけるＨＷデータＡのＣＳ＃２のＢ１に相当）を入力データとして、チャネル変更レジスタ（４６）の設定を行う。
【００２９】
また、チャネル変更レジスタ（４６）には、入力されるデータとして上記のタイムスロット情報以外に、データ内の任意の１ビットを以てチャネル合成処理の有無を示す認識ビットを用意する。つまり、中央制御回路（１７）がかかる認識ビットを有効（例えば、該ビットが“１”）と設定した場合、チャネル合成ユニット（１４）はチャネルの合成処理を実行するものとし、カウンタＢ（４５）のカウントアップ出力をタイムスロット値の入力として、中央制御回路（１７）が設定した合成を目的とするタイムスロット値を出力する。かかるチャネル合成処理の認識ビットの働きを以下に具体的に説明する。
【００３０】
例えば、カウンタＢ（４５）のカウントアップ出力の最下位ビットが“０”の場合、或いは、かかる最下位ビットが“１”でかつ前述の中央制御回路（１７）が設定したチャネル合成処理の認識ビットが無効（例えば、該ビットが“０”）である場合、セレクタ（４７）は、カウンタＢ（４５）のカウントアップ出力を第２送信チャネルのタイムスロット値として選択する。つまり、カウンタＢ（４５）のカウントアップ出力がデータの読み出しアドレスとして４ビットスイッチ（４２）を構成するＲＡＭに供給されることになる。かかるアドレスによって、４ビットスイッチ（４２）を構成するＲＡＭから読み出された４ビットのデータは、シフトレジスタＢ（４３）でパラレル／シリアル変換され、チャネル合成処理が施されない状態で、ＨＷデータＢとして時分割スイッチ回路（１２）に出力される。
【００３１】
一方、カウンタＢ（４５）のカウントアップ出力の最下位ビットが“１”でかつ、中央制御回路（１７）が設定したチャネル合成処理の認識ビットが有効（“１”）の場合は、チャネルの合成が行われることになる。この場合、セレクタ（４７）は、中央制御回路（１７）が設定した合成を目的とする第２送信チャネルのタイムスロット値（チャネル変更レジスタ（４６）の出力値）を選択する。そして、これを４ビットスイッチ（４２）を構成するＲＡＭへ、データの読み出しアドレスとして供給するのである。これによって、図４の上段に示す如く、所望する第２送信チャネルタイムスロットの上位４ビットを第１送信チャネルの下位４ビットに転記することが可能となり、チャネルの合成処理が為されることになる。
【００３２】
続いて、下り方向のデータ処理、すなわちチャネルの分割処理について説明を行う。図４の下段に示すようにチャネルの分割処理においては、ＨＷデータＣをＨＷデータＤに変換する必要がある。この場合は、前述のＨＷデータＡからＨＷデータＢに変換する過程で説明したチャネル変更レジスタ（４６）の動作を、第２送信チャネルを基準としたアドレスとして、分割したい第１送信チャネルのタイムスロット値を該レジスタのデータとして入力されるものに変更すればよい。
【００３３】
また、このレジスタには前述のチャネル合成処理の場合と同様に、上記のタイムスロット情報以外にチャネル分割処理の有無を示す認識ビットを用意する。そして、かかる認識ビットが有効な場合、カウンタＢ（４５）のカウントアップ出力をタイムスロット値の入力として、中央制御回路（１７）が設定した分割元のタイムスロット値を出力する。かかるチャネル分割処理認識ビットの働きを以下に具体的に説明する。
【００３４】
例えば、カウンタＢ（４５）のカウントアップ出力の最下位ビットが“０”の場合、或いは、最下位ビットが“１”で、かつ前述の中央制御回路（１７）が設定したチャネル合成処理の認識ビットが無効（“０”）である場合、セレクタ（４７）は、カウンタＢ（４５）のカウントアップ出力をタイムスロット情報として選択する。つまり、セレクタ（４７）は、カウンタＢ（４５）のカウントアップ出力を、４ビットスイッチ（４２）を構成するＲＡＭにデータ読み出しアドレスとして供給する。この場合、４ビットスイッチ（４２）を構成するＲＡＭから読み出された４ビットのデータは、シフトレジスタＢ（４３）でパラレル／シリアル変換され、ＨＷデータＤとして、分割が為されなかった状態で時分割スイッチ回路（１２）に出力される。
【００３５】
一方、カウンタＢ（４５）のカウントアップ出力の最下位ビットが“０”で、かつ、中央制御回路（１７）が設定したチャネル分割処理の認識ビットが有効（“１”）の場合は、チャネルの分割処理が行われることになる。この場合、セレクタ（４７）は、中央制御回路（１７）が設定した分割元のタイムスロット値、即ち、チャネル変更レジスタ（４６）の出力値を選択して、これを４ビットスイッチ（４２）を構成するＲＡＭへ、同ＲＡＭエリアからのデータの読み出しアドレスとして供給する。これによって、図４の下段に表したＨＷデータＣからＨＷデータＤへの変換に示す如く、分割前のタイムスロットにおけるビット５からビット８を、他の基地局に接続可能な第２送信チャネルのタイムスロットの所定のビット位置に移すことが可能となる。
【００３６】
図２のブロック図に示した実施例では、基地局（２０）が自営用ＰＨＳシステム専用の機器であり、汎用的なＩＳＤＮインターフェイスを有しないものと仮定した。従って、かかるインターフェイス機能は、基地局収容トランク（１１）が担うものとして説明を行っている。しかしながら、本実施例はかかる構成に限定されるものではなく、例えば、一般の公衆網に接続可能なＩＳＤＮインタフェースを有するＰＨＳシステムの基地局を用いることも可能である。この場合、構内交換機（１０）は、これらの基地局を一旦ＤＳＵ(Digital Service Unit)に収容する。そして、基地局収容トランク（１１）の代わりに、かかるＤＳＵを収容するＤＳＵ収容トランクを設けて、これらのＤＳＵからの通話路を時分割スイッチ回路（１２）に接続する構成としても良い。
【００３７】
また、図２に示す実施例では、チャネル合成トランク（１３）を構内交換機（１０）の内部に独立して設けたが、例えば、チャネル合成トランク（１３）に含まれるチャネル合成ユニット（１４）及びＤチャネル制御ユニット（１５）を、各々の基地局収容トランク（１１）の内部に分散して設け、中央制御回路（１７）からこれら各々のユニットを直接に制御する構成としても良い。
【００３８】
さらに、Ｄチャネル制御ユニット（１５）に関しては、かかる機能をソフトウェアのみによって実行が可能な形態とし、これを各々の基地局（２０）内のメモリに構内交換機側からダウンロードして設定する構成としても良い。
なお、本実施例では、移動局が３２ｋｂｉｔ／ｓｅｃのチャネルを最大２ｃｈしか取得できないものとして説明を行ったが、将来的に移動局が２ｃｈ以上のチャネルを取得可能となったときは、例えば、ＩＳＤＮにおけるＩ端末インタフェースを利用して、１２８ｋｂｉｔ／ｓｅｃ以上の通信速度を担保し得るチャネルの合成及び分割を行うようにしても良い。
【００３９】
また、本実施例における通信チャネルの合成及び分割は、同一の基地局内のタイムスロットを用いて行う構成としても良い。
なお、本実施例では、ＰＨＳシステム内に通信チャネルの合成及び分割を行う移動局と、かかる処理を行わない移動局とが混在して含まれることになるが、これらの移動局の識別に関しては、例えば、移動局の端末番号を識別子として用いるようにしても良い。つまり、中央制御回路（１７）のメモリ部に各移動局の属性テーブルを用意しておき、かかるテーブルに各移動局の端末番号を索引項目として、該端末番号の移動局について通信チャネルの合成及び分割処理を行うか否かを予め設定登録しておく。そして、その後の運用においては、かかるテーブルを参照しながら該当する該端末番号の移動局について、前述のチャネル合成処理およびチャネル分割処理の認識ビットをセット或いはリセットする構成としても良い。
【００４０】
【発明の効果】
以上詳述した如く、本発明によれば６４ｋｂｉｔ／ｓｅｃの通信速度に対応していない基地局を収容する自営ＰＨＳシステムにおいても、移動局との間で６４ｋｂｉｔ／ｓｅｃの通信速度を容易に達成することができる。
また、従来は同一の基地局内においてのみ可能であった、３２ｋｂｉｔ／ｓｅｃ以上の非制限デジタル通信が異なる基地局を介して行えるので、チャネル不足による通信レートの低下を軽減することが可能となる。
【図面の簡単な説明】
【図１】従来の自営用ＰＨＳシステムにおけるフレーム構成図である。
【図２】本発明による自営用ＰＨＳシステムの実施例を示すブロック図である。
【図３】図２に示す実施例に含まれるチャネル合成ユニットの構成を表すブロック図である。
【図４】図２に示す実施例におけるチャネルの合成及び分割の様子を表すデータフローチャートである。
【符号の説明】
１０構内交換機
１１基地局収容トランク
１２時分割スイッチ回路
１３チャネル合成トランク
１４チャネル合成ユニット
１５Ｄチャネル制御ユニット
１６局線トランク
１７中央制御回路
２０基地局
３０移動局
４１シフトレジスタＡ
４２４ビットスイッチ
４３シフトレジスタＢ
４４カウンタＡ
４５カウンタＢ
４６チャネル変更レジスタ
４７セレクタ

Claims

構内交換機と、前記構内交換機に接続されている複数の基地局と、前記基地局と無線接続される複数の移動局とを含むＰＨＳシステムであって、
前記構内交換機は、前記複数の基地局を収容する少なくとも１以上の基地局トランクと、
前記基地局トランクを経由する伝送信号を通信チャネルを介して交換処理するスイッチ回路網と、
前記構内交換機から前記複数の移動局のうちのいずれか１の移動局への下り方向のデータの上位所定ビットを前記複数の基地局のうちの１の基地局に対応する通信チャンネルのタイムスロットに割り当てる第１分割データとし、前記下り方向のデータの残りの下位所定ビットを前記複数の基地局のうちの前記１の基地局以外の他の基地局に対応する通信チャンネルのタイムスロットに割り当てる第２分割データとし、前記第１及び第２分割データを順次前記伝送信号として前記スイッチ回路網を介して前記基地局トランクに出力するチャネル分割手段と、
前記基地局トランクから前記スイッチ回路網を介して前記伝送信号として得られた前記１の基地局に対応する通信チャンネルのタイムスロットの割り当てデータを、前記いずれか１の移動局から前記構内交換機への上り方向のデータの上位所定ビットとし、前記基地局トランクから前記スイッチ回路網を介して得られた前記他の基地局に対応する通信チャンネルのタイムスロットの割り当てデータを、前記上り方向のデータの残りの下位所定ビットとして合成するチャネル合成手段と、を含むことを特徴とするＰＨＳシステム。
前記基地局トランクは、その内部に前記チャネル分割手段及び前記チャネル合成手段を含むことを特徴とする請求項１に記載のＰＨＳシステム。
前記チャネル分割手段及び前記チャネル合成手段は、所定条件を判別してかかる判別結果に応じて前記通信チャネルの分割及び合成を行うことを特徴とする請求項１または請求項２に記載のＰＨＳシステム。
前記所定条件は、着呼先移動局の端末番号であることを特徴とする請求項３に記載のＰＨＳシステム。
前記チャネル合成手段は、通信速度が６４ｋｂｉｔ／ｓｅｃ未満の通信チャネルを合成し、前記伝送信号の伝送時において６４ｋｂｉｔ／ｓｅｃ以上の通信速度を担保することを特徴とする請求項１または請求項２に記載のＰＨＳシステム。