KR100292909B1

KR100292909B1 - 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스/디멀티플렉스 s장치

Info

Publication number: KR100292909B1
Application number: KR1019970082641A
Authority: KR
Inventors: 소자섭
Original assignee: 김진찬; 주식회사머큐리
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 2001-06-15
Also published as: KR19990062329A

Abstract

본 발명은 무선가입자망(WLL: Wireless Locol Loop) 시스템에 있어서 기지국에 채용되는 다수의 모뎀을 단일의 E1링크로 결합시킬 수 있도록 해주는 멀티플렉스/디멀티플렉스 장치에 관한 것이다. 본 발명은 모뎀에서의 데이터전송용으로 사용되는 2개의 E1링크, 즉 2개의 서브하이웨이(Sub Highway)를 단일의 E1링크로 결합시키는 멀티플렉스장치(100)와, 기지국 제어기로부터 1개의 E1링크를 통해 입력되는 수신데이터를 2개의 서브하이웨이로 분할 입력하여 모뎀으로 전송하는 디멀티플렉스장치(200) 및, 각 가입자 접속장치(1)에 대하여 할당되는 타임슬롯 데이터를 근거로 상기 멀티플렉스장치(100)와 디멀티플렉스장치(200)를 제어하는 프로세서(300)를 구비하여 구성된다. 또한, 상기 멀티플렉스장치는 제1 및 제2 서브하이웨이를 통해 전송되는 데이터의 데이터레이트를 근거로, 그 데이터 비트수를 근거로 상기 서브하이웨이상의 데이터에 대해 E1링크 상의 타임슬롯을 할당하게 된다. 그리고, 상기 디멀티플렉스장치는 상기와 같은 방법을 통해 하나의 타임슬롯에 포함되는 데이터를 다시 2개의 서브하이웨이로 분리하여 출력하게 된다.

따라서, 본 발명에 의하면 무선가입자망 시스템용 기지국의 채널모뎀에 결합되는 송수신을 위한 각 2개의 서브하이웨이를 한 개의 E1링크로 결합할 수 있게 됨으로써 링크손실의 최소화와 하드웨어구성의 축소를 도모할 수 있게 된다.

Description

무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스/디멀티플렉스 장치

본 발명은 무선가입자망(WLL: Wireless Locol Loop) 시스템에 관한 것으로, 특히 무선가입자망 시스템의 기지국에 채용되는 다수의 모뎀을 단일의 E1링크로 결합시킬 수 있도록 해주는 멀티플렉스/디멀티플렉스 장치에 관한 것이다.

일반적으로 PSTN망이나 인터넷망 등의 경우에는 유선망으로 구성되기 때문에 특정한 가입자에 대해 통신서비스를 제공하고자 하는 경우에는 해당 통신망과 가입자를 유선을 통해 결합시키는 것이 필요하게 된다. 그러나, 만일 통신가입자가 산악지역 등에 분산되어 위치하는 경우에는 해당 가입자를 일일이 유선으로 결합시키는 것은 경제적으로 큰 손실을 초래하게 된다.

따라서, 최근에는 특정한 통신가입자를 PSTN망 등의 유선망에 대해 무선으로 결합시키는 이른 바 무선가입자망 시스템이 개발되어 보급되고 있다.

도 1은 현재 상용화되어 있는 일반적인 무선가입자망 시스템의 구성을 나타낸 블록구성도이다.

도 1에서 참조번호 1은 특정한 가입자를 결합시키기 위한 가입자 접속장치로서, 이는 전화장치(2)와 팩시밀리(3) 및 개인용 컴퓨터(4) 등의 다양한 통신단말기를 결합할 수 있도록 되어 있고, 또한 일부 가입자접속장치의 경우에는 ISDN 단말기를 접속할 수 있도록 구성된 것도 있다.

또한, 도면에서 참조번호 5는 상기 가입자 접속장치(1)와 무선을 통해 결합되어 해당 가입자접속장치(1)에 대해 무선통신선로를 제공하는 기지국으로서, 이는 가입자접속장치(1)와 CDMA방식으로 결합되게 된다. 그리고, 각각의 기지국(5)은 예컨대 총 80채널을 수용하여 적어도 64개의 가입자접속장치(1)에 대해 동시에 통신 채널을 제공할 수 있도록 되어 있다.

그리고, 도면에서 참조번호 6은 무선가입자망 시스템을 제어함과 더불어 각가입자 접속장치에 대해 통신채널을 제공하는 등의 제어처리를 수행하는 기지국 제어기로서, 이는 예컨대 16개의 기지국(5₁~5₁₆)을 수용할 수 있도록 구성된다. 또한, 기지국 제어기(6)는 상기 기지국(5)에 대해 E1링크와 LAPD 프로토콜을 통해서 결합됨과 더불어, WLL 게이트웨이(7: WLL Gateway)와 데이터통신 정합장치(8)를 통해서 PSTN망과 인터넷 등의 패킷망에 결합되게 된다.

한편, 도 2는 상기 기지국(5)의 구성을 나타낸 블록구성도이다. 기지국(5)은 안테나를 통해 가입자 접속장치(1)로부터 수신되는 RF(Radio Frequency)신호를 저잡음증폭하고 주파수하향변환함과 더불어, 가입자 접속장치(1)에 대해 송신할 주파수신호(중간주파수신초)를 주파수상향변환하고 고출력증폭하는 RF처리부(51)와, 이 RF처리부(51)에서 출력되는 중간주파수신호, 즉 가입자 접속장치(1)에서 QPSK (Quadrature Phase Shift Keying)변조된 신호를 복조하는 복조부(52), 이 복조부(52)에서 출력되는 CDMA방식으로 코드변조된 데이터를 이후에 설명할 다수의 모뎀(54₁~54₁₀)에 대해 분배하고 상기 모뎀(54₁-54₁₀)으로부터 출력되는 코드변조된 데이터를 조합하여 출력하는 CDMA신호 조합/분배부(53), 송수신데이터에 대한 코드변조 및 복조동작과, 인터리빙이나 디인터리빙, 또는 콘볼루션 코딩이나 디코딩 등의 데이터처리를 실행하는 다수의 모뎀(54₁~54₁₀) 및, 상기 CDMA신호 조합/분배부(53)로부터 출력되는 송신데이터를 예컨대 QPSK변조하는 변조부(55)를 포함하여 구성되어 있다.

그리고, 상기 모뎀(54₁~54₁₀)은 각각 8개의 통신채널을 수용하도록 구성되어 전체적으로 80개의 통신채널을 수용하게 되는데, 여기서 상기 모뎀(54₁~54₁₀) 중 한 개의 모뎀은 용장(redundancy)용으로서 설정되고, 또한 파일롯트 채널과 동기채널을 위한 각각 1개의 통신채널과 페이징채널(Paging Channel)을 위한 4개의 통신채널을 포함하게 되므로 트래픽채널로서는 총 64개의 통신채널을 수용하도록 되어있다.

따라서, 상기 모뎀(54)을 E1링크를 통해서 기지국 제어기(6)에 접속함에 있어서는 1개의 E1링크가 32채널, 즉 32개의 타임슬롯을 수용하므로 데이터송신을 위한 2개의 E1링크와 데이터수신을 위한 2개가 E1링크를 합하여 총 4개의 E1링크가 필요하게 된다.

그런데, 이와 같이 E1링크의 수효가 증가하게 되면, 이 E1링크를 통해서 전송되는 데이터를 처리하기 위한 하드웨어적인 구성, 예를 들어 64Kbps의 데이터레이트를 갖는 PCM(Pulse Code Modulation) 데이터를 32Kbps를 갖는 ADPCM(Adaptive Differential PCM) 데이터로 변환하고, 또 ADPCM 데이터를 PCM 데이터로 변환하는 트랜스코더(Transcoder)의 수효가 증가하게 된다. 즉, 상기 트랜스코더의 경우에는 송신과 수신을 위한 2개의 E1링크에 대해 1개가 요구되므로 도 1에 있어서 기지국 제어기(6)에 채용되는 트랜스코더의 수효는 각 기지국(5)에 대해 2개씩 총 32개가 필요하게 된다.

또한, 상술한 바와 같이 E1링크의 경우에는 1개의 타임슬롯이 8비트로 구성되어 1개의 타임슬롯으로 64Kbps의 데이터를 전송할 수 있게 되는데, 만일 도 1에서 가입자 접속장치(1)에 대해 전화기(2)나 팩스가 주로 결합되어 사용되는 경우에는 해당 통신단말기로부터 입력되는 ADPCM 데이터는 32Kbps의 데이터 레이트를 갖게 되므로, 도 3의 TS0 및 TS1과 같이 8비트의 타임슬롯에 대해 4비트만이 사용되게 된다. 즉, E1링크의 대략 1/2이 비사용상태로 방치되게 된다. 더욱이 상기 가입자접속장치(1)에 대해 144Kbps로 데이터통신을 실행하는 ISDN 단말기가 접속되는 경우에는 도 3의 TS2로부터 TS4와 같이 3개의 타임슬롯에 대해 총 18비트가 사용되므로 TS4 타임슬롯의 8비트 중 단지 2비트만이 사용되게 된다. 따라서, 상기한 방식에 있어서는 E1링크 중 비사용상태로 존재하는 비트수가 크게 되므로 링크손실이 발생하게 된다.

이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 64채널을 수용하는 모뎀에 결합되는 각각 2개의 송신용 E1링크 및 수신용 E1링크를 각각 1개의 E1 링크로 결합시킬 수 있도록 해주는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스/디멀티플렉스 장치를 제공함에 그 목적이 있다.

제1도는 일반적인 무선가입자망 시스템의 전반적인 구성을 나타낸 시스템 구성도.

제2도는 제1도에서 기지국(5)의 구체적인 구성을 나타낸 블록구성도.

제3도는 E1링크를 통해 전송되는 각종 데이터 레이트의 데이터를 설명하기 위한 도면.

제4도는 본 발명에 따른 멀티플렉스장치 및 디멀티플렉스장치가 채용되는 기지국의 구성을 나타낸 블록구성도.

제5도는 본 발명의 기본적인 개념을 설명하기 위한 도면.

제6도는 제4도에서 멀티플렉스장치(100)의 구체적인 구성을 나타낸 블록구성도.

제7도는 제6도에서 제어메모리(106)에 기록되는 제어데이터의 포맷구성을 나타낸 도면.

제8도는 제1 및 제2 서브하이웨이를 통해 전송되는 데이터의 구성예를 나타낸 도면.

제9도는 제6도에서 듀얼포트 RAM(105)에 저장되는 데이터의 구성예를 나타낸 메모리맵도.

제10도는 제6도에서 제어메모리(106)에 대한 제어데이터 저장상태를 나타낸 메모리맵도.

제11도는 제6도의 시프트 레지스터(107~109)의 동작을 설명하기 위한 타이밍도.

제12도는 본 발명에 따라 링크결합이 실행된 E1링크상의 데이터를 나타낸 도면.

제13도는 제6도에서 디멀티플렉스장치(200)의 구체적인 구성을 나타낸 블록구성도.

제14도는 제13도에서 제어메모리(240)에 기록되는 제어데이터의 포맷구성을 나타낸 도면.

제15도는 제13도에서 데이터종류 선택부(250)의 구체적인 구성을 나타낸 구성도.

제16도는 제15도에서 버퍼(253)로 출력되는 데이터 구성을 나타낸 도면.

제17도는 제13도에서 서브하이웨이 선택부(270)의 구체적인 구성을 나타낸 구성도.

〈도면의 주요부분에 대한 부호의 설명〉

100 : 멀티플렉스장치 105 : 듀얼포트 RAM

200 : 디멀티플렉스장치 251 : 게이트회로

252 : 멀티플렉서 253 : 버퍼

261 : 시프트 레지스터 300 : 프로세서

T1~T14 : 3상태 버퍼

상기 목적을 실현하기 위한 본 발명의 제1 관점에 따른 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스장치는 각각 32채널의 타임슬롯을 갖는 제1 및 제2 서브하이웨이를 단일의 E1링크에 대해 결합시키도록 된 멀티플렉스 장치에 있어서, 상기 제1 및 제2 서브하이웨이를 통해 입력되는 일련의 데이터를 각각 그 타임슬롯단위로 병렬데이터로 변환하여 입력하는 직렬/병렬 변환수단과, 상기 E1링크상의 타임슬롯에 대응하는 어드레스영역을 구비하고 어드레스 발생수단으로부터 인가되는 어드레스 데이터에 따라 그 저장된 데이터를 출력하는 제어메모리, 상기 제어메모리의 소정의 어드레스영역에 대해 제1 또는 제2 서브하이웨이를 지정하기 위한 서브하이웨이 데이터와 그 타임슬롯지정을 위한 채널데이터 및 해당 타임슬롯에 포함되는 전송데이터의 비트레이트 데이터를 저장하는 프로세서, 상기 제어메모리에 대한 어드레스 데이터를 순차적으로 발생시키는 어드레스 발생수단, 상기 직렬/병렬 변환수단을 통해 입력되는 데이터를 순차적으로 저장하고, 상기 제어메모리로부터 출력되는 서브하이웨이 데이터와 채널데이터를 어드레스 데이터로 하여 저장된 데이터를 출력하는 메모리수단, E1링크상으로 전송되는 데이터의 데이터레이트에 대응되게 설치되고, 상기 메모리수단으로부터 출력되는 데이터의 소정 비트를 직렬로 출력하는 시프트 레지스터 및, 상기 제어메모리로부터 출력되는 비트레이트 데이터를 근거로 상기 시프트 레지스터의 출력데이터를 선택적으로 출력하는 출력선택수단을 포함하여 구성된 것을 특징으로 한다.

또한, 상기 목적을 위한 본 발명의 제2 관점에 따른 무선가입자망 시스템용 기지국에서의 링크결합을 위한 디멀티플렉스 장치는 단일의 E1링크를 통해 입력되는 타임슬롯 데이터를 제1 및 제2 서브하이웨이에 결합시키도록 된 디멀티플렉스장치에 있어서, 상기 E1링크를 통해서 입력되는 일련의 데이터를 각각 그 타임슬롯단위로 병렬데이터로 변환하여 입력하는 직렬/병렬 변환수단과, 소정의 제어데이터를 저장하기 위한 제어메모리, 상기 제어메모리의 소정의 어드레스 영역에 대해 E1링크의 각 타임슬롯 데이터를 지정하기 위한 채널데이터와, 상기 채널데이터에 대응하는 타임슬롯 데이터의 비트레이트를 나타내는 데이터종류 선택데이터 및, 상기 채널데이터가 전송될 서브하이웨이를 나타내는 서브하이웨이 선택데이터를 저장하는 프로세서, 상기 제어메모리에 대한 어드레스 데이터를 순차적으로 발생시키는 어드레스 발생수단, 상기 직렬/병렬 변환수단을 통해 입력되는 데이터를 순차적으로 저장하고, 상기 제어메모리로부터 출력되는 채널데이터를 어드레스로 하여 해당어드레스에 대응하는 데이터를 출력하는 메모리수단, 상기 제어메모리로부터 출력되는 데이터종류 선택데이터를 근거로 상기 메모리수단에서 출력되는 타임슬롯 데이터에 포함되는 해당 비트레이트의 데이터를 출력하는 데이터종류 선택수단, 상기 데이터종류 선택수단에서 출력되는 데이터를 직렬 데이터로 변환하여 출력하는 병렬/직렬 변환수단 및, 상기 제어메모리에서 출력되는 서브하이웨이 선택데이터를 근거로 상기 병렬/직렬 변환수단에서 출력되는 데이터를 제1 또는 제2 서브하이웨이로 출력하는 서브하이웨이 선택수단을 포함하여 구성된 것을 특징으로 한다.

상기한 구성으로 된 본 발명에 의하면, 멀티플렉스장치는 제1 및 제2 서브하이웨이를 통해 전송되는 데이터의 데이터레이트를 근거로, 즉 그 데이터 비트수를 근거로 상기 서브하이웨이상의 데이터에 대해 E1링크 상의 타임슬롯을 할당하게 된다.

그리고, 상기 디멀티플렉스장치는 상기와 같은 방법을 통해 하나의 타임슬롯에 포함되는 데이터를 다시 2개의 서브하이웨이로 분리하여 출력하게 된다.

이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.

도 4는 본 발명의 기본적인 개념에 따른 무선가입자망 사스템용 기지국의 구성을 나타낸 것으로, 이는 상술한 도 2에 대해서 모뎀(54)에서의 데이터전송용으로 사용되는 2개의 E1링크, 즉 2개의 서브하이웨이(Sub Highway)를 단일의 E1링크로 결합시키는 멀티플렉스장치(100)와, 기지국 제어기로부터 1개의 E1링크를 통해 입력되는 수신데이터를 2개의 서브하이웨이로 분할 입력하여 모뎀(54)으로 전송하는 디멀티플렉스장치(200) 및, 각 가입자 접속장치(1)에 대하여 할당되는 타임슬롯 데이터를 근거로 상기 멀티플렉스장치(100)와 디멀티플렉스장치(200)를 제어하는 프로세서(300)를 구비하여 구성된다.

도 5는 상기 멀티플렉스장치(100)와 디멀티플렉스장치(200)에 의해 실행되는 링크결합의 개념을 나타낸 도면이다. 도 4에서 채널모뎀(54)에 결합되는 2개의 서브하이웨이를 각각 SHWO, SHW1이라 하고 멀티플렉스장치(100)로부터 기지국 제어기로 결합되는 E1링크를 SHW라 할 때, 도 5에서 SHWO의 경우에는 타임슬롯 0(TS0)으로부터 순차적으로 32Kbps, 32Kbps, 비사용, 32Kbps, 32Kbps, 64Kbps,‥‥의 데이터가 순차적으로 전송되고, SHW1의 경우에는 32Kbps, 64Kbps, 32Kbps, 32Kbps, 32Kbps, 64Kbps, ‥‥ 의 데이터가 순차로 전송되게 되는데, 이때 상기 멀티플렉스장치(51)에 있어서는 도 5에 나타낸 바와 같이 TS0에 대해 SHWO의 TS0를 통해 전송되는 32Kbps의 데이터와 SHW1의 TS0를 통해 전송되는 32Kbps의 데이터를 SHW의 TS0에 할당함으로써 SHWO과 SHW1의 각 TS0의 데이터를 단일의 SHW에 결합시키게 된다. 그리고, 이러한 방식을 SHWO와 SHW1의 모든 타임슬롯에 대하여 실행함으로써 SHWO과 SHW1을 단일의 SHW로 결합시킬 수 있게 된다.

물론, 이러한 링크결합은 특정한 예나 규칙에 한정되지 않고 실행되는 것으로서, 상기한 방식은 단지 2개의 서브하이웨이를 하나의 E1링크로 결합시킬 수 있음을 나타낸 것이다.

그리고, 디멀티플렉스장치(200)는 상술한 멀티플렉스 장치(100)에서의 동작과 역동작을 실행함으로써 1개의 E1링크를 통해서 입력되는 데이터를 2개의 서브하이웨이로 분리입력하여 모뎀(54)으로 송출하게 된다.

한편, 도 6은 상기 멀티플렉스장치(100)의 구성을 나타낸 블록구성도이다. 도면에서 참조번호 101은 제1 서브하이웨이(SHWO)로부터 입력되는 직렬데이터를 병렬데이터로 변환하여 출력하는 직렬/병렬 변환부이고, 102는 제2 서브하이웨이(SHW1)로부터 입력되는 직렬데이터를 병렬데이터로 변환하여 출력하는 직렬/병렬변환부이다 그리고, 참조번호 103 및 104는 상기 직렬/병렬 변환부(101, 102)로부터 출력되는 병렬데이터를 각각 저장하는 버퍼로서, 이들은 입력데이터의 전송 타이밍을 조정하기 위한 것이다.

또한, 도면에서 참조번호 105는 어드레스 발생기(112)로부터 입력되는 어드레스 데이터에 따라 상기 버퍼(103, 104)로부터 입력되는 데이터를 순차적으로 저장하고 이후에 설명할 제어메모리(106)로부터 인가되는 어드레스 데이터에 따라 상기 저장된 데이터를 출력하는 듀얼포트 RAM이고, 106은 어드레스 발생기(112)로부터 인가되는 어드레스 데이터에 따라 상기 듀얼포트 RAM(105)을 억세스하기 위한 어드레스 데이터를 출력함과 더불어, 이후에 설명할 타이밍 발생부(110)에 대해 소정의 2비트 제어데이터를 출력하는 제어메모리이다.

그리고, 상기 듀얼포트 RAM(105)으로부터 출력되는 8비트의 데이터, 즉 1타임슬롯에 대한 데이터는 제1 내지 제3 시프트 레지스터(107)에 입력되게 된다. 여기서, 상기 제1 내지 제3 시프트 레지스터(107~109)는 각각 64Kbps, 32Kbps, 16Kbps의 데이터를 출력하도록 된 것으로서, 타이밍 발생부(110)에서 출력되는 로드신호

의 로우레벨상태에서 클록신호가 상승하게 되면 상기 듀얼포트 RAM(105)으로부터 출력되는 데이터를 로드하고, 또 타이밍 발생부(110)으로부터 인가되는 클록신호(CLK)에 따라 상기 로드된 데이터를 순차적으로 시프트 출력하게 된다.

또한, 도면에서 참조번호 110은 상기 제1 내지 제3 시프트 레지스터(107~109)에 대해 소정의 클록신호(CLK)와 로드신호

를 출력함과 더불어, 상기 제어메모리(106)로부터 출력되는 2비트의 제어데이터를 근거로 출력선택부(111)에 대해 3비트의 선택신호를 출력하는 타이밍발생부이고, 111은 이 타이밍 발생부(110)에서 출력되는 3비트의 선택신호에 따라 상기 제1 내지 제3 시프트 레지스터(107~109)로부터 출력되는 직렬데이터를 선택적으로 출력하는 출력선택부이다.

또한, 도면에서 참조번호 112는 일련의 어드레스 데이터를 순차적으로 생성하여 상기 듀얼포트 RAM(105)과 제어메모리(106)에 대해 공급하는 어드레스 발생기이다.

그리고, 프로세서(300)는 도 4에서 설명한 바와 같이 각 가입자 접속장치에 대해 할당되는 타임슬롯 데이터를 근거로 상기 제어메모리에 소정의 제어데이터를 기록함으로써 상기 듀얼포트 RAM(105)의 출력데이터를 선택함과 더불어 타이밍 발생부(110)를 제어하게 된다.

도 7은 상기 프로세서(300)에 의해 제어메모리(106)에 저장되는 데이터 포맷을 나타낸 구성도로서, 도 7에서 상기 제어메모리(106)에 저장되는 데이터는 32개의 타임슬롯을 지정하기 위한 5비트와 서브하이웨이를 지정하기 위한 1비트를 포함하는 6비트 채널데이터와, 해당 서브웨이의 해당 타임슬롯에 할당되는 데이터 레이트를 나타내는 2비트를 구비하여 총 16비트로 구성된다. 그리고, 여기서 상기 6비트의 채널데이터는 듀얼포트 RAM(105)의 출력 어드레스 데이터로서 사용되고, 2비트의 데이터 레이트 데이터는 타이밍 발생부(110)에서 출력선택부(111)를 제어하기 위해 사용된다.

이어, 상기한 구성으로 된 멀티플렉스 장치(51)의 동작을 도 8 내지 도 12를 참조하여 설명한다.

도 8은 제1 및 제2 서브하이웨이(SHWO, SHW1)를 통해 입력되는 데이터의 일례를 나타낸 것으로, 도 8은 제1 서브하이웨이(SHW0)의 TS0(타임슬롯 0)이 32Kbps, TS1이 32Kbps, TS2~TS4가 144Kbps, TS5가 32Kbps,‥‥ 의 데이터 레이트를 갖는 통신가입자에게 할당되고, 제2 서브하이웨이(SHW1)는 TS0~TS2가 144Kbps, TS3은 아이들(Idle), TS5는 32Kbps, ‥‥ 의 데이터 레이트를 갖는 통신가입자에게 할당된 상태를 나타낸다.

상기한 도 8의 데이터가 도 6에 나타낸 멀티플렉스장치(51)로 입력되면, 상술한 제1 및 제2 서브하이웨이(SHWO, SHW1)의 데이터는 각각 직렬/병렬 변환부(101, 102)를 통해 버퍼(103, 104)에 입력되게 된다. 그리고, 어드레스 발생기(112)로부터 출력되는 어드레스 데이터에 따라 상기 버퍼(103, 104)에 저장된 데이터는 듀얼포트 RAM(105)으로 순차 저장되게 된다.

도 9는 상기 버퍼(103, 104)에 저장된 데이터가 듀얼포트 RAM(105)에 저장된 상태를 나타낸 것이다. 이 듀얼포트 RAM(105)은 통상 상부 데이터저장영역(DP1)와 하부 데이터저장영역(DP2)으로 구분되어, 상부 데이터저장영역(DP1)으로부터 데이터가 독출되는 경우에는 하부 데이터저장영역(DP2)에 데이터기록이 실행되고, 하부 데이터저장영역(DP2)으로부터 데이터가 독출되는 경우에는 상부 데이터저장영역(DP1)에 데이터기록이 실행되게 된다.

따라서, 현재 상기 듀얼포트 RAM(105)의 하부 데이터저장영역(DP2)으로부터 데이터가 독출되고 있는 상태라면, 상기 버퍼(103, 104)에 저장되어 있는 데이터는 듀얼포트 RAM(105)의 상부 데이터저장영역(DP1)에 저장되고, 또한 상기 어드레스 발생기(112)는 상기 듀얼포트 RAM(105)의 어드레스 데이터를 순차적으로 발생시키게 되므로, 상기 듀얼포트 RAM(105)에는 도 9에 나타낸 바와 같이 상기 버퍼(103, 104)에 저장되어 있는 데이터가 순차적으로 저장되게 된다.

한편, 도 6에서 제어메모리(106)에는 도 10에 나타낸 바와 같이 상기 듀얼포트 RAM(105)에 저장되는 데이터에 대응하여 소정의 제어데이터가 저장되어 있게 된다. 여기서, 상기 제어메모리(106)에 대한 제어데이터의 저장은 프로세서(300)에 의해 실행된다. 즉, 프로세서(300)는 도 1에서 특정한 가입자 접속장치(1)에 대해 트래픽채널을 할당할 때 해당 가입자 접속장치에 결합되는 통신단말기를 고려하여 모뎀(54: 도 2)의 할당과 더불어 그 모뎀(54)이 결합되는 서브하이웨이와 타임슬롯을 할당하게 된다. 그리고, 상기한, 할당데이터와 E1링크, 즉 이 멀티플렉스장치 (100)로부터 기지국 제어기(6)로 결합되는 E1링크상의 타임슬롯 사용정보를 근거로 상기 제어메모리(106)에 대해 도 10에 나타낸 바와 같은 제어데이터를 등록해 두게 된다. 또한, 프로세서(300)는 상술한 제어동작을 위해 별도의 룩업 테이블(Look-up Table)을 관리하게 된다.

상술한 바와 같이, 도 10의 제어메모리(106)에 저장되는 제어데이터는 DO~D5가 채널데이터이고, D6 및 D7은 타이밍 발생부(110)를 위한 데이터 레이트 데이터인데, 여기서 상기 채널데이터(DO~D5)는 듀얼포트 RAM(105)의 어드레스로서 사용되게 된다. 특히, 도 10에 있어서 프로세서(300)는 상기 제어메모리(106)의 최초 어드레스와 17번 째 어드레스에 해당하는 데이터 영역에 대해서는 D6 및 D7로서 "00"을 등록해 둠으로써 해당 어드레스에 대응하는 타임슬롯을 아이들(Idle)상태로 설정하게 되는데, 이는 기지국과 기지국 제어기가 E1과 LAPD 프로토콜로 통신을 실행함에 있어 타임슬롯 0(TS0)과 타임슬롯 16(TS16)은 동기데이터와 신호데이터 영역으로서 할당되는 것을 고려한 것이다.

상기한 상태에서, 어드레스 발생기(112)로부터 순차적인 어드레스 데이터가 상기 제어메모리(112)에 입력되게 되면, 상기 제어메모리(106)로부터 우선적으로 D6 및 D7이 "00"인 제어데이터가 출력되고나서 제1 서브하이웨이(SHWO)의 제1 타임슬롯 데이터, 제 1 서브하이웨이(SHWO)의 제2 타임슬롯(TS1) 데이터, 제2 서브하이웨이(SHW1)의 제1 타임슬롯(TS0) 데이터, ‥‥ 를 독출하기 위한 어드레스 데이터가 듀얼포트 RAM(105)으로 인가되게 되므로, 듀얼포트 RAM(105)으로부터는 도 10의 좌측에 나타낸 바와 같이 데이터 A1, A2, B1, B2, A3,‥‥ 를 포함하는 타임슬롯 데이터가 순차적으로 출력되게 된다. 그리고, 이러한 각 타임슬롯 데이터는 소정의 로드신호

에 따라 시프트 레지스터(107)에 로드되게 된다.

한편, 도 11은 타이밍 발생부(110)로부터 시프트 레지스터(107~109)로 공급되는 클록신호(CLK)와 로드신호

를 나타낸 것이다. 상기 시프트 레지스터(107~109)는 상술한 바와 같이 로드신호

가 로우레벨 상태에서 클록신호가 하이레벨로 상승하게 되면 그 상승엣지(rising edge)에서 입력되는 데이터를 로드함과 더불어 그 상위 1비트를 출력하고, 상기 로드신호

가 하이레벨로 상승하게 되면 입력되는 클록신호의 상승 엣지에서 상기 로드된 데이터를 순차로 출력하게 된다. 따라서, 로드신호

가 공급되는 시프트 레지스터(107)는 입력되는 8비트를 모두 출력하게 되고, 로드신호

가 공급되는 시프트 레지슥터(108)는 입력되는 8비트 중 상위 4비트를 출력하며, 로드신호

가 공급되는 시프트 레지스터(109)는 입력되는 8비트 중 상위 2비트를 출력하게 된다. 즉, 시프트 레지스터(107)는 64Kbps, 시프트 레지스터(108)는 32Kbps, 시프트 레지스터(109)는 16Kbps의 데이터를 출력하게 된다.

또한, 타이밍 발생부(110)는 상기 제어메모리(106)로부터 출력되는 2비트 데이터, 즉 D6 및 D7을 근거로 출력선택부(111)를 제어하게 되는데, 상기 D6 및 D7이 "11"인 경우에는 시프트 레지스터(107), "10"인 경우에는 시프트 레지스터(108), "01"인 경우에는 시프트 레지스터(109)의 출력이 선택되도록 소정의 제어신호를 출력선택부(111)로 출력하고, 또한 상기 D6 및 D7이 "00"인 경우에는 상기 출력선택부(111)의 데이터출력을 차단함으로써 그에 해당하는 타임슬롯을 아이들상태로 설정하게 된다.

따라서, 상기한 구성에 있어서는 도 8에 나타낸 바와 같은 데이터 프레임이 서브하이웨이(SHWO, SHW1)를 통해 입력되는 경우에 상술한 타임슬롯 변환처리를 통해 도 12에 나타낸 바와 같은 데이터 프레임을 생성하여 출력하게 되므로 2개의 서브하이웨이를 하나의 E1링크로 결합시킬 수 있게 된다.

한편, 도 13은 도 4에서 디멀티플렉스장치(200)의 구성을 나타낸 블록구성도이다. 도면에서 참조번호 210은 기지국 제어기로부터 E1링크를 통해 전송되어 오는 데이터를 타임슬롯 단위, 즉 8비트 단위로 입력하여 이를 병렬로 출력하는 직렬/병렬 변환부이고, 220은 이 직렬/병렬 변환부(210)에서 출력되는 8비트의 데이터를 저장하는 버퍼이다.

또한, 도면에서 참조번호 230은 어드레스 발생기(280)로부터 입력되는 어드레스 데이터에 따라 상기 버퍼(220)로부터 입력되는 데이터를 순차적으로 저장하고 제어메모리(240)로부터 인가되는 어드레스 데이터에 따라 상기 저장된 데이터를 출력하는 듀얼포트 RAM이고, 240은 어드레스 발생기(112)로부터 인가되는 어드레스 데이터에 따라 소정의 12비트 제어데이터를 출력하는 제어메모리로서, 여기서 이 제어메모리(240)로부터 출력되는 12비트는 그중 5비트가 상기 듀얼포트 RAM(230)의 어드레스 포트에 결합되고, 나머지 4비트와 3비트는 각각 이후에 설명할 데이터종류 판정부(250)와 서브하이웨이 선택부(270)에 대한 제어데이터로서 결합된다. 또한, 상기 어드레스 발생기(280)는 도 6의 어드레스 발생기(112)를 공유하여 이 어드레스 발생기(112)에서 멀티플렉스장치(51)를 위한 어드레스 데이터와 리멀티플렉스장치(200)를 위한 어드레스 데이터를 발생시키도록 구성하는 것도 가능하다.

한편, 상기 제어메모리(240)에 대해서는 도 6과 마찬가지 방식으로 특정한 통신가입자에 대해 호할당을 실행할 때, 프로세서(300)가 소정의 제어데이터를 저장하게 된다. 도 14는 상기 제어메모리(240)에 대해 저장되는 제어데이터의 구성을 나타낸 것으로, 이는 기지국 제어기로부터 수신되는 E1링크의 32개의 타임슬롯 데이터를 지정하기 위한 5비트(DO~D4)의 채널데이터와, 이 채널데이터에 의해 지정되는 타임슬롯의 데이터의 종류를 나타내는 4비트(D5~D8)의 데이터종류 선택비트(STSD) 및, 상기 채널데이터가 전송될 서브하이웨이를 나타내는 5비트(D10~D14)의 서브하이웨이 선택비트(SHWS)를 포함하여 총 14비트로 구성되게 된다.

다음 표1은 타임슬롯의 데이터구성에 따른 데이터종류 선택비트(STSD)의 비트값을 나타낸 것이다.

또한, 도면에서 참조번호 250은 상기 제어메모리(24)로부터 출력되는 4비트의 데이터종류 선택비트를 근거로 듀얼포트 RAM(230)으로부터 출력되는 8비트의 데이터에 포함되는 각각의 데이터를 출력하는 데이터종류 선택부이고, 260은 이 데이터종류 선택부(250)에서 출력되는 총 64비트의 병렬데이터를 8비트 단위의 직렬데이터로 변환하여 출력하는 병렬/직렬 변환부이다. 그리고, 도면에서 참조번호 270 은 상기 제어메모리(240)에서 출력되는 5비트의 서브하이웨이 선택비트(STSDO~STSD5)를 근거로 상기 병렬/직렬 변환부(260)로부터 출력되는 8비트의 직렬 데이터를 제1 또는 제2 서브하이웨이(SHWO, SHW1)로 선택적으로 출력하는 서브하이웨이 선택부이다.

한편, 도 15는 상기 데이터종류 선택부(250)와 병렬/직렬 변환부(260)의 구체적인 구성을 나타낸 구성도이다.

데이터종류 선택부(250)에서 참조번호 251(251₁~251₇)은 제어메모리(240)로 부터 출력되는 5비트의 데이터종류 선택비트(STSDO~STSD3)를 근거로 소정의 선택신호를 출력하는 게이트회로이다. 이들 게이트회로(251)에서 게이트회로(251₁)는 상기 표1에서 STSD3~STSDO가 "1001"일 때, 즉 해당 타임슬롯에 포함되어 있는 데이터 레이트가 64Kbps일 때 예컨대 "1"레벨의 선택신호를 출력하도록 구성되고, 또한 게이트회로(251₂)는 해당 타임슬롯의 상위 4비트로 32Kbps가 전송될 때, 즉 상기 표1에서 STSD3~STSDO이 "0101", "0111", "1000"일 때 "111레벨의 선택신호를 출력하도록 구성되며, 그 밖의 다른 게이트회로로 상술한 방법으로 동작하여 게이트회로(251₃)는 타임슬롯의 하위 4비트로 32Kbps, 게이트회로(251₄)는 상위 2비트로 16Kbps,‥‥, 게이트회로(251₇)는 하위 2비트로 16Kbps의 데이터가 전송될 때 "1"레벨의 선택신호를 출력하게 된다.

또한, 도면에서 참조번호 252(252₁~252₇)는 상기 게이트회로(251)의 각 선택출력이 선택신호 입력단(SEL)게 결합됨과 더불어, 듀얼포트 RAM(230)으로부터 출력되는 8비트의 데이터가 데이터 입력단(A)으로 결합되어, 상기 선택신호 입력단(SEL)으로 인가되는 선택신호가 하이레벨일 때, 상기 데이터 입력단(A)으로 입력되는 데이터를 출력하는 멀티플렉서이다. 그리고, 이들 멀티플렉서(252)의 출력단(YO~Y8)은 버퍼(253: 253₁~253₇)의 입력단(D1~D8)에 결합되어 상기 멀티플렉서(252)에서 출력되는 데이터가 버퍼(253)에 저장되도록 되어 있다.

특히, 상기 구성에서 상기 멀티플렉서(252₁)는 출력단(Y1~Y8)이 버퍼(253₁)의 입력단(D1~D8)으로 결합되고, 멀티플렉서(252₂)는 출력단(Y5~Y8)이 버퍼(253₂)의 입력단(D5~D8)에 결합되며, 멀티플렉서(252₃)는 출력단(Y1~Y4)이 버퍼(253₃)의 입력단(D5~D8), 멀티플렉서(252₄)는 출력단(Y7, Y8)이 버퍼(253₄)의 입력단(D7, D8),‥‥, 멀티플렉서(252₇)는 출력단(Y7, Y8)이 버퍼(253₇)의 입력단(D7, D8)에 결합된다. 그리고, 상기 버퍼(253)에서 멀티플렉서(252)의 출력단에 결합되지 않은 입력단은 소정의 전원전압(Vcc)에 결합되므로, 상기 버퍼(253)로부터 출력되는 8비트의 데이터는 각각 도 16과 같이 구성되게 된다.

그리고, 상기와 같이 각 버퍼(253)에서 출력되는 8비트 데이터는 소정의 로드신호

에 따라 병렬/직렬 변환부(260)를 구성하는 각 시프트 레지스터(261₁~261₇)에 병렬입력되어 클록신호(CLK)에 따라 순차적으로 출력되게 된다.

한편, 도 17은 도 13에서 서브하이웨이 선택부(270)의 구성을 나타낸 구성도로서, 이는 상술한 도 15에서 각 시프트 레지스터(261₁~261₇)로부터 각각 출력되는 일련의 8비트 데이터(P1~P7)가 입력단에 결합되고 그 출력단이 제1 서브하이웨이(SHW0)에 결합되는 제1 내지 제7 3상태 버퍼(T1~T7)와, 상기 시프트 레지스터(261₁~261₇)의 각 출력(P1~P7)이 입력단에 결합됨과 더불어 그 출력단이 제2 서브하이웨이(SHW1)에 결합되는 제8 내지 제14 3상태 버퍼(T8~T14)를 구비하여 구성된다. 그리고, 도면에서 참조번호 271은 상기 제어메모리(240)로부터 출력되는 서브하이웨이 선택비트(SHWS1~SHWS5)를 디코딩하여 상기 3상태 버퍼(T1~T14)를 위한 인에이블신호(EN1~EN14)를 출력하는 인에이블신호 발생기이다.

즉, 상기 구성에 있어서는 도 16에 나타낸 바와 같은 각 버퍼(253)의 출력이 시프트 레지스터(261)를 통해서 출력되면, 이는 도 17의 각 3상태 버퍼(T1~T14)의 입력으로서 결합되고, 또한 인에이블신호 발생기(271)는 제어메모리(240)로부터 출력되는 서브하이웨이 선택비트(SHWS1~SHWS5)를 근거로 소정의 인에이블신호를 생성함으로써 특정한 3상태 버퍼, 즉 현재 전송되는 데이터에 해당하는 3상태 버퍼를 인에이블시키게 된다. 따라서, 이때 인에이블된 3상태 버퍼를 통해 해당하는 8비트 데이터가 제1 또는 제2 서브하이웨이(SHWO, SHW1)를 통해 출력되게 된다.

상술한 구성에 있어서는 기지국 제어기로부터 단일의 E1링크를 통해 32타임 슬롯의 데이터가 입력되게 도면, 우선 직렬/병렬 변환부(210)는 1타임 슬롯단위로 8비트 데이터를 입력하여 버퍼(220)에 저장하게 된다.

그리고, 상기 버퍼(220)에 저장된 8비트 데이터, 즉 1타임슬롯 데이터는 듀얼포트 RAM(230)과 제어메모리(240)에 의해 그 타임슬롯 변환이 실행되어 출력되고, 데이터종류 선택부(250)는 제어메모리(240)로부터 출력되는 데이터종류 선택비트를 근거로 입력되는 8비트 데이터로부터 소정의 유효한 데이터 비트를 독출하여 출력하게 된다. 그리고, 이와 같이 출력되는 데이터는 제어메모리(240)로부터의 서브하이웨이 선택비트에 따라 동작하는 서브하이웨이 선택부(270)를 통해 소정의 서브하이웨이로 출력되게 된다.

따라서, 상기 실시예에 의하면, 기지국 제어기(210)로부터의 1개의 E1링크를 2개의 서브하이웨이를 통해 채널모뎀에 결합시킬 수 있게 된다.

또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

즉, 상기 실시예에 있어서는 본 발명을 64Kbps와 32Kbps 및 16Kbps를 모두 수용하는 시스템에 대하여 적용한 경우에 대하여 설명하였으나, 본 발명은 특정한 데이터 레이트의 데이터만을 수용하도록 구성된 시스템에 대하여도 동일한 방식으로 적용하여 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 64채널을 수용하는 모뎀에 결합되는 각각 2개의 송신용 및 수신용 E1링크를 각각 1개의 E1링크로 결합시킬 수 있도록 해주는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스/디멀티플렉스 장치를 실현할 수 있게 된다.

Claims

각각 32채널의 타임슬롯을 갖는 제 1 및 제 2 서브하이웨이를 단일의 E1링크에 대해 결합시키도록 된 멀티플렉스장치에 있어서, 상기 제 1 및 제 2서브하이웨이를 통해 입력되는 일련의 데이터를 각각의 타임슬롯 단위로 병렬데이터 변환처리하는 직렬/병렬 변환수단과, 소정의 어드레스 데이터를 순차적으로 발생시키는 어드레스발생수단, 상기 E1링크상의 타임슬롯에 대응되는 어드레스영역을 구비하고, 상기 어드레스발생수단으로부터 인가되는 어드레스데이터를 근거로 저장된 데이터를 출력하는 제어메모리, 상기 제어메모리의 소정 어드레스영역에 대해 제1 또는 제 2서브하이웨이를 지정하기 위한 서브하이웨이 데이터와 그 타임슬롯지정을 위한 채널데이터 및 해당타임슬롯에 포함되는 전송데이터의 비트레이트 데이터를 저장하는 프로세서, 상기 직렬/병렬 변환수단을 통해 입력되는 데이터를 순차적으로 저장하고, 상기 제어메모리로부터 출력되는 서브하이웨이 데이터와 채널데이터를 근거로 저장된 데이터를 출력하는 메모리수단, E1링크상으로 전송되는 데이터의 데이터레이트에 대응되게 설치되어, 소정의 제어신호를 근거로 상기 메모리수단으로부터 출력되는 데이터의 소정 비트를 직렬로 출력하는 시프트레지스터 및, 상기 제어메모리로부터 출력되는 데이터레이트 데이터를 근거로 상기 시프트레지스터의 출력데이터를 선택적으로 출력하도록 제어하는 출력선택수단을 포함하여 구성된 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스장치.
제1항에 있어서, 상기 시프트 레지스터는 64Kbps의 데이터를 출력하기 위한 제 1시프트 레지스터와, 32Kbps의 데이터를 출력하기 위한 제 2시프트레지스터 및, 16Kbps의 데이터를 출력하기 위한 제 3시프트레지스터를 포함하는 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스장치.
제1항에 있어서, 프로세서는 상기 제어메모리에 저장되는 채널데이터가 아이들인 경우에는 상기 비트레이트 데이터 대신에 소정의 아이들 데이터를 저장하고, 상기 출력선택수단은 상기 아이들 데이터가 입력되면 각 시프트레지스터의 출력을 모두 차단하도록 하는 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스장치.
제1항에 있어서, 상기 프로세서는 제어메모리의 제 1어드레스와 제 17어드레스에 대해서는 아이들 데이터를 저장하는 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스장치.
단일의 E1링크를 통해 입력되는 타임슬롯 데이터를 제 1 및 제 2서브하이웨이에 결합시키도록 된 디멀티플렉스장치에 있어서, 상기 E1링크를 통해서 입력되는 일련의 데이터를 각각 그 타임슬롯단위로 병렬데이터로 변환하여 출력하는 직렬/병렬 변환수단과, 소정의 어드레스 데이터를 순차적으로 발생시키는 어드레스발생수단, 상기 어드레스발생수단으로부터 인가되는 어드레스정보를 근거로 소정의 제어데이터를 저장하기 위한 제어메모리, 상기 제어메모리의 소정 어드레스 영역에 대해 E1링크의 각 타임슬롯 데이터를 지정하기 위한 채널데이터와, 상기 채널데이터에 대응하는 타임슬롯 데이터의 비트레이트를 나타내는 데이터종류 선택데이터 및, 상기 채널데이터가 전송될 서브하이웨이정보를 저장하는 프로세서, 상기 직렬/병렬 변환수단을 통해 입력되는 데이터를 순차적으로 저장하고, 상기 제어메모리로부터 출력되는 채널데이터를 어드레스로하여 해당 어드레스에 대응되는 데이터를 출력하는 메모리수단, 상기 제어메모리로부터 출력되는 데이터종류 선택데이터를 근거로 상기 메모리수단에서 출력되는 타임슬롯 데이터에 포함되는 해당 비트레이트의 데이터를 출력하는 데이터종류 선택수단, 상기 데이터종류 선택수단에서 출력되는 데이터를 직렬데이터로 변환하여 출력하는 병렬/직렬 변환수단 및, 상기 제어메모리에서 출력되는 서브하이웨이 선택데이터를 근거로 상기 병렬/직렬 변환수단에서 출력되는 데이터를 제 1 또는 제 2 서브하이웨이로 출력하는 서브하이웨이 선택수단을 포함하여 구성된 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 디멀티플렉스장치.
제5항에 있어서, 상기 데이터종류 선택수단은 상기 데이터종류 선택데이터를 근거로 각각 소정의 선택신호를 출력하는 다수의 게이트수단과, 상기 E1링크를 통해 전송되는 데이터레이트의 수효와, 해당 데이터레이트를 갖는 데이터가 타임슬롯상에 존재가능한 위치의 수효에 상당하는 수효로 구비됨과 더불어, 상기 게이트수단에서 출력되는 선택신호에 따라 상기 메모리수단에서 입력되는 데이터를 선택적으로 출력하는 다수의 멀티플렉서 및, 상기 멀티플렉서에 대응되게 설치되어 각각 해당 멀티플렉서의 특정한 비트 출력을 저장하는 다수의 버퍼를 구비하여 구성된 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 디멀티플렉스장치.
제6항에 있어서, 상기 버퍼는 멀티플렉서로부터 입력되는 특정한 비트를 상위 데이터로 하는 8비트의 데이터를 출력하는 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 디멀티플렉스장치.
제6항에 있어서, 상기 병렬/직렬 변환수단은 상기 버퍼의 출력을 병렬로 입력하고, 소정의 클록신호에 대해 상기 입력된 데이터를 직렬로 출력하는 다수의 시프트 레지스터를 구비하여 구성된 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 디멀티플렉스장치.
제5항 또는 제8항에 있어서, 상기 서브하이웨이 선택수단은 상기 각 시프트 레지스터로부터 출력되는 다수의 출력데이터가 입력단에 결합됨과 더불어 출력단이 제 1서브하이웨이에 결합는 제 1내지 제7 3상태버퍼와, 상기 각 시프트 레지스터로부터 출력되는 다수의 출력데이터가 입력단에 결합됨과 더불어 출력단이 제 2서브하이웨이에 결합되는 제 8 내지 제 14 3상태버퍼 및, 상기 서브하이웨이 선택데이터를 근거로 상기 제 1내지 제 14 3상태버퍼를 선택적으로 인에이블시키기 위한 인에이블신호 발생수단을 포함하여 구성된 것을 특징으로 하는 무선가입자망 시스템용 기지국에서의 링크결합을 위한 디멀티플렉스장치.