KR100190290B1 - 동기식 초고속 전송 장치의 타임 스위칭 시스템및 그 제어 방법 - Google Patents

동기식 초고속 전송 장치의 타임 스위칭 시스템및 그 제어 방법 Download PDF

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Abstract

본 발명의 목적은 전송 시스템에 입력되는 데이터의 특성을 고려하여 데이터를 스위칭하므로 데이터 스위칭을 위한 메모리 요구를 줄이므로써 단일 보드 안에서 데이터 스위칭을 처리할 수 있도록 하여 시스템 구성 및 운용에 있어 최적화를 이루는데 있다.
상기의 목적을 달성하기 위한 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)은 프레임의 시작 시점에 신호를 발생하고 상기 프레임에 저장된 데이터 타입에 관한 정보를 저장하는 프레임 제어 정보 수단과, 상기 프레임에 해당되는 데이터 비트 스트림의 소정량을 저장하는 스위칭 저장 수단과, 상기 데이터 비트 스트림을 상기 스위칭 저장 수단의 소정의 위치에 저장하기 위해 어드레스를 발생하는 스위칭 메모리 어드레스 발생 수단과, 상기 스위칭 저장 수단에 저장된 데이터를 판독하기 위한 어드레스를 발생하는 스위칭 제어 수단을 포함하는 것을 특징으로 한다.
전송 시스템에 입력되는 데이터의 특성을 고려하여 데이터 스위치를 수행하는 본 발명에 따르면 데이터 스위칭을 위한 메모리 요구를 줄일 수 있으므로 단일 보드 안에서 데이터 스위칭을 처리할 수 있도록 하여 시스템 구성 및 운용에 있어 최적화를 이루는 효과가 있다.

Description

동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system) 및 그 제어 방법
본 발명은 전송 장치에 관한 것으로, 특히 동기식 초고속 장치에 입력되는 데이터의 특성을 고려하여 스위칭하므로 상기 스위칭을 위해 요구되는 메모리의 양을 줄이는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system) 및 그 제어 방법에 관한 것이다.
최근 들어 정보통신망에 대한 연구 개발이 활성화되고 있다. 그 연구 개발 분야 중 하나가 바로 B-ISDN(Integrated Services Digital Network : 종합정보통신망)에 관한 것이다.
B-ISDN(종합정보통신망)는 광대역 서비스 실현을 위해 이용자 망 인터페이스(User Network Interface : UNI라 약함)와 네트워크 노드 인터페이스(Network Node Interface : NNI라 약함)로 구성된다.
상기 두 인터페이스에서 사용되는 통신 계위는 미국식과 유럽식으로 대별하여 사용되다가 1990년도에 들어 각기 다른 계위를 SDH(Synchronous Digital Hierarchy : 동기식 디지털 계위)로 통일하였다. SDH에서는 STM-1(Synchronous Transport Module : 이하 STM 이라 칭함) ∼ STM-4의 통신 선로에 가입자의 데이터를 다중화하여 전송하고 SDH에 따른 데이터 스위칭이 이루어진다. 이때, 일반적으로 STM-1의 신호를 8비트(1 바이트)씩 순서대로 다중화하며, 이런 다중화 방법은 바이트 인터리빙(byte interleaving)이라 부른다.
이와 같은 디지털 망에서 통상적으로 음성 데이터는 8비트(1 바이트)의 정보를 8000개 송출(64Kbps의 속도)한다. 음성의 경우 이 8 비트의 단위가 회선을 나타내고 있으며, 특히 이때 한 바이트를 전송하는 시간을 타임 슬롯(time slot)이라 한다. 디지털 망에서는 복수의 회선을 8비트마다 순서대로 다중화한다. 도 1은 4개의 회선을 다중화하여 데이터를 전송하는 것을 나타내며, 4회 주기로 한 바이트를 전송한다. 이와 같이 다중화하여 초기로 되돌아가는 주기를 프레임 주기(T0)라고 한다. 다중화된 신호는 회선마다 순번으로 대기하고 있기 때문에, 소정의 방법으로 순번을 교체해 주면 데이터 교환이 수행되는 것이다. 예를 들면, 도 1과 같이 입력되는 디지털 신호를 일단 메모리에 저장하고, 다이얼 번호 등의 신호에 의해 지시된 출력 포트에 순서대로 판독하여 출력하면 데이터 교환이 이루어진다.
도 2는 일반적인 디지털 교환 장치인 PMC-Sierra사의 PM5371 TUDX 시스템의 구성을 나타낸다.
스위칭될 비트 스트림을 전송 받는 비트 스트림 입력부(21)와, 상기 입력된 입력 스트림을 스위칭하기 위해 일시 저장하는 스위칭부(22)와, 상기 스위칭부(22)에 저장된 데이터를 기설정 순서에 따라 판독하는 순서 제어부(24)와, 상기 순서 제어부(24)에 의해 판독된 데이터를 출력단(미도시)에 출력하기 위해 재 정렬하는 출력 포맷터(25)로 구성된다. 이때 상기 스위칭부(22)에는 비트 스트림의 입력 포트 수의 제곱 만큼의 메모리들(23)이 필요하다.
도 2의 일반적인 디지털 교환 방식의 작동을 살펴보면 다음과 같다.
교환하고자하는 8비트(1 바이트) 입력 데이터를 연속해서 입력받은 후 스위칭부(22)에 있는 메모리들(23)에 데이터를 일시 저장한다.
이어서, 순서 제어부(24)는 상기 입력된 데이터들을 교환하기 위해 데이터들에 대한 제어 신호를 스위칭부(24)와 출력 포맷터(25)에 입력시켜 이에 따라 비트 스트림 입력부(21)로부터 입력되어 스위칭부(22)의 메모리(23)에 저장된 데이터를 판독하여 출력단(미도시)으로 출력한다.
이때 적용된 스위칭의 기본 알고리즘을 제 3 도를 통해 설명하면 입력된 데이터가 A, B, C, D, …… 을 스위칭부(22)에 일시 저장시킨 후 미리 교환해야할 데이터에 대한 판독 주소 값을 스위칭부(22)에 입력시켜 저장된 데이터를 상기 판독 주소 값에 따라 판독하여 출력하므로 데이터 교환이 이루어진다.
즉, 도 3에 도시된 바와 같이 입력이 A, B, C, D 순으로 들어 왔을 때 이것을 입력 순서대로 저장시키고 판독할 때 D, C, B, A의 순서로 판독하면, A는 D로, B는 C로 각각 교환되어 출력된다. 이와 같은 알고리즘을 갖고 수행하는 것을 타임 스위치(time switch)라고 한다.
현재 사용되는 전송장치는 상기와 같은 방식으로 데이터를 스위칭한다. 상기 전송 장치를 사용하여 데이터를 교환할 때 상기 전송장치의 입력 포트의 수(IN#)와 이에따른 요구되는 메모리의 양을 살펴보면 다음과 같다.
예를 들면, 도 4에 도시된 바와 같이, 기존 2 포트 PMC 칩을 사용하여 4 포트용 스위치를 구성하자면 4개의 칩이 요구된다. 즉, 2 포트용 칩을 사용하여 4 포트 스위치를 구성하기 위해서는 22만큼의 칩이 소요되며 각각의 칩의 포트에 입력되는 데이터의 기본 크기가 N 바이트인 경우 N×22바이트의 기억 용량이 각각의 칩에 요구된다.
상기한 바와 같이, 입력 포트 수와 입력 데이터의 크기(N)가 증가함에 따라 입력 데이터의 저장을 위한 메모리의 용량이 증가되고, 이로 인해 하나의 칩에 필요한 양만큼의 메모리를 집적할 수 없게 되었다.
따라서, STM-1에서 270바이트를 입력받아 스위칭하는 기존의 스위칭 방법을 사용할 경우 270× IN#2바이트의 메모리가 요구되며 이에 따라 다수의 칩을 사용해야하므로 상기 메모리들을 단일 보드 상에 구성하지 못하는 문제가 있었다.
따라서, 본 발명의 목적은 전송 시스템에 입력되는 데이터의 특성을 고려하여 데이터를 스위칭하므로 데이터 스위칭을 위한 메모리 요구를 줄이므로써 단일 보드 안에서 데이터 스위칭을 처리할 수 있도록 하여 시스템 구성 및 운용에 있어 최적화를 이루는데 있다.
도 1은 4개의 회선을 다중화하여 데이터를 전송하는 것을 나타낸 개념도,
도 2는 일반적인 디지털 교환 장치인 PMC-Sierra사의 PM5371 TUDX 시스템의 구성을 나타낸 블록도.
도 3은 입력 데이터를 타임 스위칭하는 것을 나타낸 개념도.
도 4는 기존 2 포트 PMC 칩을 사용하여 4 포트용 스위치를 구성하는 것을 나타낸 블록도.
도 5는 STM-1 전송 방식에서 125㎲ 동안 전송되는 9×270 바이트로 구성된 단위 프레임과 이를 판독하는 순서를 나타낸 블록도.
도 6은 도 5의 한 프레임에 저장된 비트 스트림이 TU-11로 전송될 데이터인 경우 84바이트당 동일 경로로 전송하기 위해 판독되는 과정을 나타낸 개념도.
도 7은 도 5의 한 프레임에 저장된 비트 스트림이 TU-12로 전송될 데이터인 경우 63바이트당 동일 경로로 전송하기 위해 판독되는 과정을 나타낸 개념도.
도 8은 본 발명에 따른 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)을 나타낸 블록도.
도 9A는 본 발명에 따른 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)에 비트 스트림의 입력 과정을 나타낸 흐름도.
도 9B는 본 발명에 따른 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)에 저장된 비트 스트림의 교환 과정을 나타낸 흐름도.
도면의 주요부분에 대한 부호의 설명
21 : 비트 스트림 입력부 22 : 스위칭 메모리
23 : 저장부들 24 : 순서 제어부
25 : 출력 포맷터 A∼D : 데이터
81 : 프레임 제어 정보부 82 : 스위칭 메모리부
83 : 스위칭 메모리 어드레스 발생부 84 : 스위칭 제어부
85 : 프레임 시작 제어부 86 : 데이터 타입 저장부
A, B : 메모리 모듈들 89 : 스위칭 메모리 제어 정보 저장부
90 : 기록 어드레스 발생부 91 : 연결 정보 메모리부
92 : 판독 어드레스 발생부 100 : 중앙처리부
상기의 목적을 달성하기 위한 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)은 프레임의 시작 시점에 신호를 발생하고 상기 프레임에 저장된 데이터 타입에 관한 정보를 저장하는 프레임 제어 정보 수단과, 상기 프레임에 해당되는 데이터 비트 스트림의 소정량을 저장하는 스위칭 저장 수단과, 상기 데이터 비트 스트림을 상기 스위칭 저장 수단의 소정의 위치에 저장하기 위해 어드레스를 발생하는 스위칭 메모리 어드레스 발생 수단과, 상기 스위칭 저장 수단에 저장된 데이터를 판독하기 위한 어드레스를 발생하는 스위칭 제어 수단을 포함하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 동기식 초고속 전송 장치의 타임 스위칭(time switch) 시스템의 제어 방법은 스위칭 저장 수단을 제어하기 위한 데이터를 저장하고 프레임의 입력 신호를 대기하는 프레임 입력 단계와, 상기 프레임의 입력 신호와 소정량의 데이터를 전송 받고 상기 프레임의 데이터 타입을 저장하는 단계와, 상기 데이터 타입에 따라 일정 시간 대기하는 단계와, 상기 스위칭 저장 수단에 데이터를 기록하기 위해 어드레스를 발생하여 상기 어드레스에 데이터를 저장하는 데이터 저장 단계와, 상기 스위칭 저장 수단을 판독하기 위해 어드레스를 발생하고 상기 어드레스에 해당하는 데이터를 출력단에 출력하는 데이터 교환단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 통해 본 발명을 설명한다.
상기한 바와 같이, 일반적인 타임 스위치는 데이터가 입력되면 이것을 순차적으로 스위칭 메모리(switching memory : 이하 SM이라 칭함)에 저장하고, 이들 데이터의 교환(switching)을 위한 정보를 연결 메모리(connection memory : 이하 CM이라 칭함)에 미리 저장한 후, 이 스위칭 정보를 순차적으로 판독하여 데이터 메모리의 주소로 사용하여 교환 동작이 수행된다.
그런데 155.52㎒의 초고속 전송 장치인 STM-1에서 전송되는 데이터 프레임은 동일한 데이터를 3개씩 다중화하여 전송하므로 입력되는 데이터의씩 반복되는 형태로 운영되고 있다.
이를 상세히 살펴보면 다음과 같다.
도 5는 STM-1 전송 방식에서 125㎲ 동안 전송되는 9×270 바이트로 구성된 단위 프레임과 이를 판독하는 순서를 나타낸다. 도시된 바와 같이, 9×270 바이트 중 실제 데이터(real data)는 84 ×3×9 이고, 나머지는 데이터 전송을 위한 정보들로 구성되고, 전송 시스템에서 상기와 같이 구성된 프레임을 한 라인별로 판독하여 스위칭한다.
SDH의 네트워크 노드 인터페이스(NNI) 다중화 방법을 따라 상기 도 5의 프레임이 전송될 때 각각의 데이터를 스위칭하기 위해 한 라인별(270 바이트)로 스위칭 메모리(SM)에 저장하여 스위칭을 수행한다.
이때, 상기 한 프레임에 저장된 비트 스트림이 일본·미국 전송 방식인 TU-11로 전송될 데이터인 경우 도 6에 도시된 바와 같이 84바이트당 동일 경로로 전송된다.
한편, 상기 한 프레임에 저장된 비트 스트림이 유럽 전송 방식인 TU-12로 전송될 데이터인 경우 도 7도에 도시된 바와 같이 64바이트 당 동일 경로로 전송된다. 즉, 도 5와 같이 구성된 한 프레임에서 가입자의 순수 데이터는 252×9=2268 바이트로 구성하게 된다. 즉, 스위칭 대상이 되는 데이터는 한 프레임에 모두 2268 바이트이다. 한편, 상기 프레임에 저장된 데이터가 TU-11로 분기될 경우 27바이트 × 84 (= 2268 바이트)로, TU-12로 분기될 경우 36바이트 × 63 (= 2268 바이트)으로 구성된다.
이때 상기 TU-11과 TU-12로 분기될 데이터를 구성하는 방법은 도 6과 도 7과 같이 입력 프레임을 판독하여 구성한다.
도 5의 각 라인은 3 개의 동일 타입 데이터를 다중화한 것으로 TU-11과 TU-12와 같은 데이터를 일정한 규칙에 따라 적절히 섞어서 전송한다. 이때, 섞어서 전송되는 데이터의 기본 단위는 TU-11은 4개, TU-12는 3개를 다중화하여 전송하므로 상기 두 타입을 섞어서 다중화하는 경우는 TU-11은 3개, TU-12는 4개를 묶어서, 즉, 두 개의 최소 공배수인 12를 기본 단위로 다중화가 된다.
이처럼 상기한 바와 같이 초고속 전송 장치인 STM-1에서 전송되는 데이터 프레임은 동일한 데이터를 3개씩 다중화하여 전송하므로 입력되는 데이터의씩이 반복되는 형태로 운영되므로 데이터 스위칭을 84 바이트 단위로 스위칭할 수 있다.
스위칭 메모리(SM) = 84×3×입력 포트 수의 제곱(IN#2)
스위칭 메모리(SM) = 84×입력 포트 수의 제곱(IN#2)
따라서, 상기 수학식 1 만큼의 스위칭 메모리(SM)가 필요한 종래의 방법과 달리 본 발명은 TU-1인 경우 84 바이트 단위로, TU-2인 경우 63 바이트 단위로 스위칭 되므로 상기 수학식 2 만큼의 스위칭 메모리가 요구된다. 이때, TU-11은 1.544 ㎒급 데이터이고, TU-12는 2,048 ㎒급 데이터이다.
따라서, 본 발명은 이와 같은 데이터 구조상의 특성을 활용하여 기존에 요구된 메모리 크기를로 줄일 수 있다.
도 6과 도 7은 스위칭 시스템에 입력되는 데이터의 구조가 단일 구조일 경우를 나타내었으며, 일반적으로는 입력 프레임에 TU-11/TU-12 데이터가 섞여서 스위칭 시스템에 입력된다.
그러므로, 만일 본 발명에서 기존과 같이 데이터(비트 스트림)가 입력되는 순서 그대로 데이터를 스위칭 메모리(SM)에 저장하면 입력된 데이터가 여러 타입으로 혼합되는 문제가 발생한다. 따라서, 본 발명에서는 입력 데이터(비트 스트림)의 저장 시 입력된 데이터의 타입(즉, AU-3 또는 AU-4)에 따라 일정한 법칙에 의해 구동된 주소를 기준으로 스위칭 메모리(SM)에 저장시킨다. 이때, 상기 AU(Administrative Unit)는 계위를 구성할 때 사용되는 단위이다.
도 8은 본 발명에 따른 동기식 초고속 전송 장치의 타임 스위칭(time switch) 시스템을 나타낸 블록도이다.
프레임의 시작 시점에 신호를 발생하고 상기 프레임에 저장된 데이터 타입에 관한 정보를 저장하는 프레임 제어 정보부(81)와, 상기 프레임에 해당되는 데이터 비트 스트림을 저장하는 스위칭 메모리부(82)와, 상기 데이터 비트 스트림을 상기 스위칭 메모리부(82)에 소정의 위치에 저장하기 위해 어드레스를 발생하는 스위칭 메모리 어드레스 발생부(83)와, 상기 스위칭 메모리부(82)에 저장된 데이터를 판독하기 위한 어드레스를 발생하는 스위칭 제어부(84)로 구성한다.
이때, 상기 프레임 제어 정보부(81)는 상기 스위칭 메모리 어드레스 발생부(83)와 상기 스위칭 제어부(84)에 프레임의 시작 신호를 발생하여 전송하는 프레임 시작 제어부(85)와, 상기 프레임에 저장된 데이터 타입을 저장하는 데이터 타입 저장부(86)로 구성한다.
또한, 상기 스위칭 메모리부(82)는 입력 포트 수의 제곱(IN#2)만큼의 메모리 모듈(A, B)이 필요하다.
상기 스위칭 메모리 어드레스 발생부(83)는 상기 데이터의 비트 스트림을 상기 스위칭 메모리부(82)에 저장하기 위한 제어 정보가 저장된 스위칭 메모리 제어 정보 저장부(89)와, 상기 스위칭 메모리 제어 정보 저장부(89)에 저장된 기록 정보에 따라 상기 비트 스트림을 상기 스위칭 메모리부(82)에 저장하기 위해 기록 어드레스를 발생하는 기록 어드레스 발생부(90)로 구성한다.
상기 스위칭 제어부(84)는 스위칭 정보가 저장된 연결 정보 메모리부(91)와, 상기 연결 정보 메모리부(91)를 판독하여 상기 스위칭 메모리 저장부(82)를 판독하기 위한 어드레스를 발생하는 판독 어드레스 발생부(92)로 구성한다.
도 9A는 본 발명에 따른 동기식 초고속 전송 장치의 타임 스위칭(time switch) 시스템에 비트 스트림의 입력 과정을 나타낸 흐름도이다.
먼저, 스위칭 메모리(SM;82)를 제어하기 위한 정보를 중앙처리부(100)로부터 전송 받아 스위칭 제어부(84)에 저장한다(단계 101).
이어, 프레임의 입력이 시작되었는지를 판단한다(단계 102). 즉, 프레임 시작 제어부(85)로부터 프레임 시작 신호가 출력되기를 기다린다.
만일, 프레임의 입력이 시작되었는지를 판단한 결과, 프레임의 입력이 시작되었으면, 통신 선로(미도시)를 통해 소정량의 비트 스트림을 전송 받는다(단계 103).
상기 입력 프레임에 저장된 데이터들의 타입을 데이터 타입 저장부(86)에 저장한다(단계 106).
이어서, 상기 데이터 타입 저장부(86)에 저장된 데이터 타입에 따라 만일, AU3인 경우 5 클럭을 대기하고, AU4인 경우 11 클럭을 대기한 후 스위칭 메모리에 상기 입력 데이터를 기록하기 위해 기록 어드레스를 발생하여 스위칭 메모리(82)를 접근한다(단계 106). 이처럼 입력 데이터 종류에 따라 지연 기록을 수행함으로 데이터의 섞임을 방지할 수 있다.
기록 어드레스를 발생한 후 상기 기록 어드레스에 해당하는 스위칭 메모리(82)에 소정량의 비트 스트림을 저장한 후(단계 107), 한 프레임에 해당하는 데이터 비트 스트림이 전송되었는지를 판단한다(단계 108).
만일, 한 프레임에 해당하는 데이터 비트 스트림이 전송되었는지를 판단한 결과, 한 프레임에 해당하는 데이터 비트 스트림이 전송되지 않았으면, 단계(103)로 리턴하여 데이터 비트 스트림을 입력받는다.
도 9B는 본 발명에 따른 동기식 초고속 전송 장치의 타임 스위칭(time switch) 시스템에 저장된 비트 스트림의 교환 과정을 나타낸 흐름도이다.
먼저, 연결 정보 메모리(91)에 저장된 스위칭 정보를 이용하여 판독 어드레스 발생부(92)가 스위칭 메모리부(82)에 저장된 교환될 데이터들을 판독하기 위해 어드레스를 발생시킨 후(단계 110), 상기 발생된 어드레스에 따라 스위칭 메모리부(82)로부터 데이터를 판독한다(단계 111).
상기 판독된 데이터를 출력단에 출력한다(단계 112).
도 9A-B에서 나타낸 바와 같이 스위칭 메모리부(82)에 통해 교환될 데이터를 일정규칙에 의해 기록하고 이를 판독하여 출력하므로 데이터 교환이 발생한다
이때, 상기 스위칭 메모리부(82)에는 두 개의 메모리 모듈(A, B)이 존재하며 A 메모리 모듈에 데이터를 기록한 후, B 메모리 모듈에 데이터를 기록하는 동안 A 메모리 모듈에 저장된 데이터를 판독하여 출력한다.
이때, 각각의 모듈은 84 바이트의 메모리 용량을 갖는다.
이상에서 살펴본 바와 같이, 전송 시스템에 입력되는 데이터의 특성을 고려하여 데이터 스위치를 수행하는 본 발명에 따르면 데이터 스위칭을 위한 메모리 요구를 줄일 수 있으므로 단일 보드 안에서 데이터 스위칭을 처리할 수 있도록 하여 시스템 구성 및 운용에 있어 최적화를 이루는 효과가 있다.

Claims (9)

  1. 프레임의 시작 시점에 신호를 발생하고 상기 프레임에 저장된 데이터 타입에 관한 정보를 저장하는 프레임 제어 정보 수단과, 상기 프레임에 해당되는 데이터 비트 스트림의 소정량을 저장하는 스위칭 저장 수단과, 상기 데이터 비트 스트림을 상기 스위칭 저장 수단의 소정의 위치에 저장하기 위해 어드레스를 발생하는 스위칭 메모리 어드레스 발생 수단과, 상기 스위칭 저장 수단에 저장된 데이터를 판독하기 위한 어드레스를 발생하는 스위칭 제어 수단을 포함하는 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system).
  2. 제 1 항에 있어서, 상기 프레임 제어 정보 수단은 상기 스위칭 메모리 어드레스 발생 수단과 상기 스위칭 제어 수단에 프레임의 시작 신호를 발생하여 전송하는 프레임 시작 제어 수단과, 상기 프레임에 저장된 데이터 타입을 저장하는 데이터 타입 저장 수단을 포함하는 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system).
  3. 제 1 항에 있어서, 상기 스위칭 메모리 어드레스 발생 수단은 상기 데이터의 비트 스트림을 상기 스위칭 저장 수단에 저장하기 위한 제어 정보가 저장된 스위칭 메모리 제어 정보 저장 수단과, 상기 스위칭 메모리 제어 정보 저장 수단에 저장된 기록 정보에 따라 상기 비트 스트림을 상기 스위칭 저장 수단에 저장하기 위해 기록 어드레스를 발생하는 기록 어드레스 발생 수단을 포함하는 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system).
  4. 제 1 항에 있어서, 상기 스위칭 제어 수단은 스위칭 정보가 저장된 연결 정보 저장 수단과, 상기 연결 정보 저장 수단을 판독하여 상기 스위칭 저장 수단을 판독하기 위한 어드레스를 발생하는 판독 어드레스 발생 수단을 포함하는 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system).
  5. 제 1 항에 있어서, 상기 소정량은 84 바이트인 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system).
  6. 스위칭 저장 수단을 제어하기 위한 데이터를 저장하고 프레임의 입력 신호를 대기하는 프레임 입력 단계와, 상기 프레임의 입력 신호와 소정량의 데이터를 전송 받고 상기 프레임의 데이터 타입을 저장하는 단계와, 상기 데이터 타입에 따라 일정 시간 대기하는 단계와, 상기 스위칭 저장 수단에 데이터를 기록하기 위해 어드레스를 발생하여 상기 어드레스에 데이터를 저장하는 데이터 저장 단계와, 상기 스위칭 저장 수단을 판독하기 위해 어드레스를 발생하고 상기 어드레스에 해당하는 데이터를 출력단에 출력하는 데이터 교환단계를 포함하는 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)의 제어 방법.
  7. 제 6 항에 있어서, 상기 소정량은 84 바이트인 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)의 제어 방법.
  8. 제 6 항에 있어서, 상기 데이터 타입이 AU3인 경우 5 클럭을 대기하여 기록 어드레스를 발생하는 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)의 제어 방법.
  9. 제 6 항에 있어서, 상기 데이터 타입이 AU4인 경우 5 클럭을 대기하여 기록 어드레스를 발생하는 것을 특징으로 하는 동기식 초고속 전송 장치의 타임 스위칭 시스템(time switching system)의 제어 방법.
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