JPH0439820B2

JPH0439820B2 -

Info

Publication number: JPH0439820B2
Application number: JP24563583A
Authority: JP
Priority date: 1982-12-29
Filing date: 1983-12-28
Publication date: 1992-06-30
Also published as: EP0113307B1; EP0113307A1; EP0113639A1; DE3371450D1; JPS59135994A; CA1224556A; EP0113639B1; DE3366490D1; FR2538976B1; US4603416A; FR2538976A1

Description

【発明の詳細な説明】（技術分野）本発明は一定長データパケツト列のルート割当
を行なうTDM（時分割多重電子通信方式）スイ
ツチング方式に関する。更に特定すれば、本発明
は数bit／ｓから数Mbit／ｓまでの各種のビツト
速度を有するいろいろなサービスを処理する際に
使用するTDMパケツト・スイツチング方式に関
する。（背景技術）一例として、それぞれ固定長の多重搬送同期パ
ケツトが出願人により1983年10月11日に提出され
た出願中のアメリカ合衆国特許出願番号540790号
「受信情報を正しくフレーミングする目的のデイ
ジタル記号列の同期化」に述べられている。この
システムでは、パケツトはＮバイト、たとえばＮ
＝16の固定長のデータ・ブロツクである。パケツ
トの最初のバイトは多重信号におけるパケツトを
区別する見出しである。続く15バイトは前記の情
報をになうものである。多重媒体はそれ自体パケ
ツトの一つに等しい固定の長さを有する時間間隔
に分割されている。時間間隔はパケツトを含んで
いないときは遊んでいるし、パケツトを含んでい
るときは仕事をしている。前の場合においては、
ラベルに対応するタイム・スロツト中のバイト値
は０であるが、仕事中の時間間隔に対しては、普
通残りの255の組合せの何れかになる。 PCM回路多重電子通信方式においては、タイ
ム・スロツトはそれぞれの多重フレームの中のそ
れらの位置によつて明瞭に区別される。上記の形
式のパケツト多重電子通信方式においては、それ
ぞれのパケツトも一定の時間間隔を占めている
が、８ビツトの明確なアドレスによつて区別され
る。本発明の目的は同期パケツト多重スイツチン
グ・システムを提供するためこの類似性を利用す
ることである。手引きとして、ｎチヤンネルの多重デイジタル
電話回線を切換えるために使用するTDMスイツ
チはGRINSEC著の技術書「La commutation
e′lectronique」（電子式スイツチング）の247〜
252頁に述べられている。このようなTDMスイ
ツチでは、スイツチング機能は入力多重MUXEi
のタイム・スロツトの内容を出力多重MUXSjの
タイム・スロツトにルート割当てができるように
することである。特に、放送機能を確実に行うよ
うに設計されたスルー・アウトプツト制御TDM
スイツチでは、入つてくるタイム・スロツトはは
つきりしている場所にあるバツフアーメモリ（緩
衝記憶装置）に記憶されている。制御メモリは、
交信が行なわれている間にプログラムされるが、
それぞれの出て行くチヤンネルにバツフアメモリ
内の場合のアドレスを割当て、ここにおいてタイ
ム・スロツトの内容は関連する出てゆくチヤンネ
ルに伝送されることになつている。出て行くチヤ
ンネルは周期的に走査され制御メモリも周期的に
読出される。本発明の目的は同期パケツト・スイツチング・
システムを提供することであり、このシステムで
パケツトはそれぞれ明確なアドレスを有する時間
間隔と考えられるから、スルーアウトプツト制御
TDMスイツチに存在する機能を使用することが
できる。パケツトのスイツチング機能は本質的に
パケツトおよびその見出しを運ぶ到来する多重信
号の等級番号により識別されている到来パケツト
の各々に新しい識別（identification）を与える
ことになる。この新しい識別は同種の二つの属
性、すなわち新しい見出しと、そのパケツトが適
用される出て行く多重信号の等級番号とから構成
される。すなわち、パケツトｅ，ｉはここでｅは
入つてくる多重信号の番号であり、ｉは見出しで
あるが、パケツトｓ，ｊに変換される。ここでｓ
は出て行く多重信号の番号であり、ｊは新しい見
出しである。このようなスイツチング動作においては、パケ
ツトｅ，ｉはバツフアーメモリに記憶される前に
処理されなければならない。実際それは従来の
TDM回路スイツチングのタイム・スロツト変更
に対応する「見出し変更すなわち見出しスイツチ
ング」に提示されている。この処理はパケツト交
信が行われる時期にプログラムされている制御メ
モリで制御される。このようにして、見出しｉは
見出しｊで置き換えられる。次に、パケツトｅ，
ｊはｅで定義される書込時間に応じてバツフアー
メモリ内の既知のアドレスに記憶される。このア
ドレスは出て行く多重信号ｓに関するする待ち行
列内に記憶される。このシステムはスルー・アウ
トプツト制御システムであるから、出て行く多重
信号の走査サイクル中に、出て行く多重信号ｓに
関係する待ち行列は出ていく多重信号ｓにより運
ばれる次のパケツトのアドレスを得るために走査
される。TDMスイツチにおけるように、パケツ
ト・データはバツフアーメモリに記憶される。更に特殊的に、上記のシステムにおいては、全
パケツトは、TDMスイツチにおけると同様に、
バツフアーメモリに書き込まれる前に、明らかに
直列−並列の変換を受けている。TDMスイツチ
では、各チヤンネルは８ビツト語であり、現在利
用できる８ビツトの直列−並列変換器はこれらの
TDMスイツチに使用するには充分な速さであ
る。パケツト・スイツチングに関しては、各パケ
ツトは明らかに数バイト、たとえば上記の米国特
許出願書に記されているように16バイトから成つ
ている。したがつて、全パケツトを並列変換する
のに必要な時間はかなり長くなつている。更に、パケツト・スイツチでは、バイトが一旦
並列変換されると、各多重信号で運ばれて入つて
来るパケツトは普通必らずその多重信号に割当て
られたメモリに移され入力待ち行列すなわち
FiFo（先入れ先出し）メモリとして使用される。パケツト・スイツチにおいては、並列バイトの
シーケンスの直列−並列変換器は一つの入力待ち
行列すなわち、一つの入力多重信号を有する時間
に動作し、一組の入力待ち行列は完全サイクル内
で処理されなければならないことになり、その持
続時間はパケツトの直列伝送持続時間になる。し
かし待ち行列を実行するFiFoメモリは比較的遅
い動作要素である。パケツトの直列−並列変換の
場合には、過度に長い時間を費して、関連の待ち
行列に16回アクセスしなければならず、これがシ
ステムの処理能力を制限している。並列−直列変
換の出力についても同じである。（発明の課題）本発明の目的はパケツト・スイツチング・マト
リツクスにビデオ通信業務の流れを両立する性能
を与えるためにこの遅さを克服することである。本発明によれば、上記の時間の浪費を避けるた
めに、入力バイト待ち行列の直列−並列変換をバ
イトを極度に同時的な置換を行つて入つて来る多
重信号の集まりと置換えそして他の連続同時置換
で出て行く多重信号の集まりを置換える。制御論
理回路は、制御メモリのみから構成されている
が、バイト・スロツトあたり一つのラベルだけを
走査することができるので、異なる到来多重信号
からのパケツトのラベルは処理される前に次々に
鎖状につながれるようになつている。この目的の
ため、入力待ち行列に、一つの待ち行列から次の
待ち行列まで、１バイト・スロツトの時間ずれを
設けてある。直列−並列変換器はＮバイト（16バ
イト）の一群で制御可能なローテーシヨンを行う
ことができるローテーシヨン・マトリツクスで置
き換えられる。ローテーシヨンの順序はバイト・
スロツトごとに順々に増加して行く。ローテーシ
ヨン・マトリツクスの出力では、データはいわゆ
る「平行対角線」の形をしており、これについて
は次に詳しく説明することにする。データは平行
対角線の形でバツフアーメモリに記憶される。並
列−直列変換器も入力ローテーシヨン・マトリツ
クス変移に関して逆方向に逆の変移を行う周期的
に制御されるローテーシヨン・マトリツクスから
成つている。（発明の構成および作用）第１図に示すブロツク図は本発明によるTDM
パケツトスイツチの主要構成要素であるスイツチ
ング・マトリツクスの第１の実施例である。入つ
て来る接合部すなわち多重Ｅ１〜Ｅ１６から加え
られるパケツトは接合部すなわち多重Ｓ１〜Ｓ１
６に伝達されるために切換えられることになる。
各多重信号Ｅ１からＥ１６までは、２進数列を伝
達するものであるが、入力回路CE１からCE１６
までの入力に接続されている。第２図に示すそれぞれの入力回路では、入力多
重信号Ｅは直列−並列変換器Ｓ／Ｐの入力に接続
されており、これは並列バイトを供給すると共に
その出力は８線のリンクＤ１０〜Ｄ１７を介し
て、入力FiFo待ち行列FEの入力に接続されてい
る。多重Ｅはまた同期検出回路SYの入力にも接
続されており、これは入来の符号列を解析して、
第１に線Hoctを介してバイト同期HFを、第２に
線ｆ１を介して、待ち行列FEに加えられるパケ
ツトの第１バイト毎に“１”信号DPを、そして
第３に、線Piを介して、処理パケツトが遊んでい
ない時間ごとに“１”信号DPを供給する。線ｆ１は待ち行列FEのデータ入力に接続され
ている。待ち行列メモリFEは９ビツトの語を記
憶する能力がある。実際、回路CE〜CE１６の待
ち行列は入つて来る多重信号の一団を「整列させ
る」ために使用される。各待ち行列の大きさは16
個の９ビツト語よりも大きくなければならない。
実際上は、回路CE１〜CE１６は入来多重Ｅ１〜
Ｅ１６用の上記時間変換手段であり、その変換は
回路CE１〜CE１６から出て行く多重信号の見出
しが同時に供給されるように、または、対照的
に、後に説明するように逐次的に供給されるよう
に行われる。第２図に示すように、待ち行列FEのデータ入
力は変換器Ｓ／Ｐから線Ｄ１０〜Ｄ１７を通じ
て、また同期検出回路SYから出力線ｆ１を通じ
て、接続されている。待ち行列FEの書込みクロ
ツク入力は線Hoctを通じて接続されている第１
の入力を有するAND（論理積）ゲートPVEの出
力から接続されている。線Ｄ１０〜Ｄ１７、Hoct，ｆ１およびPiに伝
達される信号がそれぞれ第３ａ図から第３ｄ図ま
でに示されている。更に、待ち行列FEのデータ出力は有用なデー
タを伝達する８本の線Ｄ００〜Ｄ０７、および出
力でパケツト開始信号ST２を伝達し入力でDPに
対応する線ｆ２に接続されている。読取りクロツ
ク入力はクロツクHEとpleziochronousになつて
いる局部タイムベースBTLの一つの出力HLに接
続されているその最初の入力を有するANDゲー
トPVLの出力に接続されている。ANDゲート
PVEの第２の入力は書込を可とする入力VEであ
り、ANDゲートPVLの第２の入力は読取を可能
とする入力VLである。更に、待ち行列FEは出力
信号が、“１”であるとき、待ち行列が空であり、
“０”であるとき、空でないことを示す出力PVを
備えている。書込を可能とする入力VEは第１の入力が線Pi
に接続し、第２の入力がＤ形のフリツプ・フロツ
プBVEの出力Ｑに接続しているANDゲートPF
１の出力に接続されている。フリツプ・フロツプ
BVEの設定入力は第１の入力が線ｆ１に接続さ
れ、第２の入力が、待ち行列が空であるとき
“１”である出力FVに接続されているANDゲー
トPF２の出力に接続されている。その入力Ｄは
一つの入力が３入力NANDゲートPF３の出力
に、他の入力がフリツプ・フロツプBVEの出力
Ｑに接続されているANDゲートPF４に接続され
ている。したがつて、フリツプ・フロツプBVE
はゲートPF２の出力信号によつてのみ“１”に
セツトすることができる。ゲートPF３の第１の
入力は入力が出力FVを介して接続されているイ
ンバーターIF１の出力に接続されている。ゲー
トPF３の第２の入力は入力が線ｆ２を介して接
続されているインバータIF２の出力に接続され
ている。ゲートPF３の第３の入力は線ｆ３を介
して、タイムベースBTLの出力ST３に接続され
ている。フリツプ・フロツプBVEのクロツク入
力はBTLのクロツク出力に接続されている。それぞれ線HLおよびｆ３上のタイムベース
BTLによつて提供される信号HLとST３とをそ
れぞれ第３ｅ図および第３ｆ図に示す。線ｆ３上
の信号ST３は局部フレーム同期信号、すなわち、
16個のパルスＨ１が発生する毎に伝達される信号
として動作する。実際には、パルスST３の幅は
Ｈ１の１サイクルに等しく、Ｈ１により制御され
る有効読出しに関して半サイクルだけ前方にずれ
ている。この半バイト・スロツトの保護時間によ
りパケツトの読出し中に負のドリフトが生ずる。
実際、信号ST３は信号HLからタイムベース
BTLを簡単に16で割つて得られ、割算器の動作
の開始時間は次に述べるように制御されている。読取を可能とする入力VLは入力Ｄがインバー
タIF１の出力に、クロツク入力が線ｆ３に接続
されているフリツプ・フロツプBVLの出力Ｑに
接続されている。正常動作では、フリツプ・フロツプBVEは
“１”であり、信号ｆ２とｆ３は同期しており、
待ち行列は空ではない。ゲートPF３の出力は
“１”であり、BVEの出力Ｑは“１”である。ゲ
ートPF１の出力が“１”であるから、パケツト
の書き込みは書込クロツクHEのリズムで待ち行
列の中で可能になる。待ち行列FEは空ではない
から、フリツプ・フロツプBVLの入力Ｄは“１”
である。したがつて、BVLのクロツク入力ｆ３
により次のフレームの持続期間中待ち行列の読出
しが可能になる。実際には、線ｆ１上の信号は待
ち行列FEの中を既に入つてしまつている第１の
データのオクテツトと並列に進行する。信号ST３がｆ３上に現われるときに信号ST２
がｆ２上になく、しかも待ち行列が空でないと
き、ゲートPF３の出力は“０”になり、対応す
るレベルがフリツプ・フロツプBVEを介して書
込を可能とする入力に伝えられる。したがつて書
込は禁止される。このような状態で、フリツプ・
フロツプBVEはその設定入力がｆ１上のパケツ
ト開始信号DPとANDを取られた「待ち時間空」
の条件によつて作動されないかぎり状態“０”を
保つている。実際、書込動作は禁止されるが、待ち行列が完
全に空でないかぎり、すなわち、インバータIF
１からの出力信号が“１”であるかぎり読出し動
作は進行する。待ち行列が空になつてしまうと、
読出し動作は信号ST３の次の発生によつて中断
する。待ち行列が空であり、フリツプ・フロツプ
BVEが“０”状態であるという条件は線ｆ１が
次に到来するパケツトのはじまりで“１”のレベ
ルに変るとき“１”にセツトされるだけである。
フリツプ・フロツプBVEがその状態に変るや否
や、当該の次に到来するパケツトが遊んでいない
かぎり書込動作を再開することができるが、これ
については次に考察することにする。待ち行列
FEにおいて、このパケツトの最初に書かれたバ
イトは、線ｆ２にビツト“１”が加えられると共
に、待ち行列の出力で実用的に直ちに利用でき
る。待ち行列はもはや空ではないから、信号ST
３が発生したとき、読出し動作はBVLとPVLと
を介して再開され、更にゲートPF３は正常動作
を確認する。回路SYで遊んでいるパケツトが検出されると、
信号PPが“０”で、書込動作を禁止する。実用上は、同期検出回路SYは上記の、信号HE
を提供するため８分割割算器を補足した出願中の
米国特許出願書540790の第２図に示す回路で構成
してよい。実際、この回路では、カウンターCT
２は信号DPを出し、コンパレータCOMPの出力
は信号PPを伝えるために使用することができる。
なお回路SYの出力Hoctは更に変換器Ｓ／Ｐに接
続されてビツト列を正しく一連のバイトに変換す
るようになつていることに注意すべきである。代
りに、本発明の第２図に示す回路はNANDゲー
トPE３の出力が“０”になるや否やFiFoメモリ
の内容すなわち待ち行列FEを打消す論理手段を
備えることができる。この場合には、リンクＬ１
はバイトでなければ伝送しない。提示した実施例では、多重Ｅ１〜Ｅ１６は普通
は同期していないいろいろな源に接続されている
から、それらが伝送するパケツトのラベルあるい
は見出しはいろいろな時間に入力回路CE１〜CE
６の待ち行列に入る。これによつては、はじめに
見出しを待ち行列の出力で同時に読ませる理由が
なくなる。第２図に示す論理回路によつてｆ３を
通して供給される外部参照ST３に読出しを合わ
せることができるようになる。実際上に述べたと
うり、タイムベースBTLの出力ｆ３はそれぞれ
の待ち行列内の各最初のパケツト・バイトの読出
し時間を決めるのである。回路CE１からCE６までの８個の出力Ｄ００〜
Ｄ７はそれぞれ８芯のリンクＬ１を介してマルチ
プレクサーMXの対応する入力に接続されてい
る。マルチプレクサーMXの出力は第１図に示す
直列−並列変換器Ｓ／Ｐの入力に接続されてい
る。変換器Ｓ／Ｐは128本の線を有する出力リン
クＬ２にそれぞれ入つて来るパケツトを伝えるよ
うに動作する。16ずつカウンターCOの４本の出
力線Ｌ３はマルチプレクサーMXの制御入力に接
続されている。COによつて、マルチプレクサー
MXは入力回路の待ち行列の出力を逐次走査する
ので、パケツトは第１図に示すような順序に並
び、接合部Ｅ１からパケツトＥ１、つづいて接合
部Ｅ２からパケツトＥ２、と循環的に続く。リン
クＬ２においては、最初の８本の線が見出しバイ
トを伝達するがリンクＬ４を介して制御RAMメ
モリMCのアドレス入力に接続されている。制御
メモリMCのデータ出力は24本の線から成り、最
初の８本の線が８芯のリンクLSを構成している。
リンク１２の最後の120本の線は128芯のリンクＬ
７を構成するためのリンクLSに関係しているリ
ンクＬ６を構成しており、これはパケツトの新し
い見出しｊを伝送する。リンクＬ７はパケツト・
バツフアーメモリMTのデータ入力に接続されて
いる。制御メモリMCの最後の16本の出力線は当該パ
ケツトを伝送すべき出力接合すなわち多重Ｓの本
体を伝送する。リンクＬ８は待ち行列Ｆ１〜Ｆ１
６の書込み制御入力に接続されており、そのデー
タ入力はタイムベースBTLの８ビツト出力に接
続されている。タイムベースBTLの８ビツト出
力はまた出力がバツフアーメモリMTのアドレス
入力に接続されているマルチプレクサーMX１の
書込み入力Ｅに接続されている。マルチプレクサ
ーMX１の読取入力Ｌは待ち行列Ｆ１〜Ｆ１６の
出力に接続されている。最後に、マルチプレクサ
ーMX１の書込／読取制御入力Ｅ／Ｌはタイムベ
ースBTLの出力Ｈに接続されている。バツフアーメモリMTの出力は128芯のリンク
Ｌ９を介して、並列−直列変換器Ｐ／Ｓの入力に
接続されている。変換器Ｐ／Ｓは８芯のリンクＬ
１０を介してそれぞれ16個の並列−直列変換器
Ｐ／Ｓの入力に接続されている16群の出力を備え
ている。変換器Ｐ／Ｓの出力はそれぞれ出力接合
すなわちマルチプレクサーＳ１〜Ｓ１６に接続さ
れている。変換器Ｐ／Ｓでは、処理は変換器Ｓ／
Ｐで行われるものとは逆になつている。すなわ
ち、並列入力128ビツトは一連の16バイトに変換
され、そのバイトは並列になつており且つリンク
Ｌ１０を介して逐次的に伝送される。変換器Ｐ／
Ｓにおいては、そのバイトは一列のビツトに変換
される。第１図に示すスイツチは次のように動作する。
待ち行列では、読取り速度は書込速度より大き
い。したがつて、読出しは待ち行列が充分な量の
情報、すなわち完全パケツトを含んでいるときだ
けトリガーされる。変換器Ｓ／Ｐでは、もしあれ
ば、Ｅ１からのパケツトが、もしあればＥ２から
のパケツトが、等々が、並列の形に変換される。
１個のパケツトが入力マルチプレクサー内を伝送
されている時間中、16個のパケツトがＬ２を介し
て順次に供給される。Ｌ２の各伝送サイクルにお
いて、パケツトはその等級ｅにより識別される。
リンクＬ４を介して、メモリMCは等級ｅを有す
るパケツトの見出しｉによつて呼び出される。こ
れに応答して、メモリMCはＬ５を介して新しい
見出しを、Ｌ８を介して等級ｓを伝えるから、宛
先が１つだけの場合に呼び出された多重信号が決
まる。一方パケツトの残りはＬ７を介してメモリ
MTに記憶され、該当するパケツトの記憶されて
いるアドレスは待ち行列Ｆ１〜Ｆ１６の中で等級
ｓを有する待ち行列に記憶される。Ｌ７を介して
伝達されるパケツトはｉで置き換えられている新
しい見出しｊを有していることが注目される。メ
モリMTからパケツトを読出すため、待ち行列Ｆ
１〜Ｆ１６の出力は循環的に走査されるから、こ
れらの待ち行列はマルチプレクサーMX１を介し
て伝達されることになるアドレスを逐次に伝達す
る。したがつて、１サイクルの一定の時間tsに、
待ち行列FsはリンクＬ９を介してメモリMTから
読取られるパケツトのアドレスを供給する。パケ
ツトがサイクル中に等級ｓを有しているから、変
換器Ｐ／Ｓはこれを関連の変換器Ｐ／Ｓを介して
出力多重Ssに伝達する。このようにして、マルチプレツクスEeを介し
て加えられる見出しｉを有するパケツトは見出し
ｊを有するマルチプレツクスSsを介して出て行
くことがわかる。このように、スイツチングは実
際に行われ、パケツト通信が行われるとき、制御
中央装置UCCが組ｓ，ｊの代りに置き換えた組
ｅ，ｉを選択し、制御メモリのアドレスｅ，ｉに
記憶することをはつきり理解しなければならな
い。第４図の概要図に、本発明によるスイツチン
グ・マトリツクスの第２の実施例の動作を簡単な
方法で図示してある。第４図に示すスイツチング・マトリツクスは変
換器Ｓ／ＰおよびＰ／Ｓのかわりに、入力ローテ
ーシヨン・マトリツクスMREおよび出力ローテ
ーシヨン・マトリツクスMRSから構成されてい
る。マトリツクスMREはそれぞれリンクＣ１〜
Ｃ１６に接続されている16個の８芯入力を有して
おり、それらの各々はバイトが並列に伝達される
パケツト多重信号を伝送する。リンクＣ１〜Ｃ１
６が運ぶマルチプレツクスの相対的時間位置は第
５図に示されていると仮定することにする。第５図において、各パケツトは実線の長方形で
囲んで示してあり各パケツトの16個のバイトはそ
の１から16までの等級で区別してある。それぞれ
接合Ｃ１〜Ｃ１６で運ばれる多重信号は左側の引
用記号Ｃ１〜Ｃ１６によつて名付けられている。
Ｃ２からの多重信号はＣ１からの多重信号の前の
１バイト・スロツトで名付けられていることがわ
かる。同様に、Ｃ３からの多重信号はＣ２からの
多重信号の前の１バイト・スロツトで名付けられ
ており、以下同様、したがつて、パケツトのバイ
ト“１”は１列から次の列まで１バイト・スロツ
トだけ前にずれている。すなわち、バイト“１”
は時間軸に関して見掛け上、下向きおよび前向き
に傾いた線になつている。換言すれば、与えられ
た時間に、バイト“１”は線路Ｃ１上にあり、バ
イト“２”は線路Ｃ２上に、バイト“３”は線路
Ｃ３上に、……バイト“16”は線路Ｃ１６上にあ
る。次の時間には、バイト“２”は線路Ｃ１上
に、バイト“３”は線路Ｃ２上に、……バイト
“１”は線路Ｃ１６上にある。この時間に、線路
Ｃ１６のバイト“１”が物理的に線路Ｃ１に、線
路Ｃ１のバイト“２”が線路Ｃ２に、線路Ｃ２の
バイト“３”が線路Ｃ３に、……線路１５のバイ
ト“16”が線路Ｃ１６にずれていると仮定する
と、次の時間には、線路１５のバイト“１”は線
路Ｃ１に、線路１６のバイト“２”は線路Ｃ２
に、線路Ｃ１のバイト“３”は線路Ｃ３に、……
等々、に物理的にずれている。それぞれの次の時
間に対するずれに関して第６図の構成が得られ
る。第４図の入力ローテーシヨン・マトリツクス
MREによつて行われるのはこの物理的変移であ
る。したがつて、バイトはマトリツクスMREの16
個の８芯出力Ｄ１〜Ｄ１６に伝えられるとき実際
に第６図に示すように並ぶ。このように、もし、
時間T1において、パケツトのバイト“１”がＤ
１上を伝わり、同じパケツトのバイト“２”が時
間T2においてＤ２上を伝わり、バイト“３”が
時間T3にＤ３上を、等々、バイト“16”が時間
T16においてＤ１６上を伝わるようになる。それ
ぞれのパケツトは出力Ｄ１から１６まで対角線的
に並んでいるように見える。出力Ｄ１の８本の線はバイト“１”のすべて、
すなわち、リンクＣ１６〜Ｃ１から到来するパケ
ツトの見出しを逐次的に伝達することに注意のこ
と。その結果、物理的状況は見出しに関するかぎ
り、第１図に示すスイツチング・マトリツクスの
状況と全く同じになる。このように、見出しは、
出力Ｄ１から逐次的に伝達され、それらを新しい
見出しと交換するためMCのような制御メモリ内
で処理される。第４図で、ローテーシヨン・マトリツクス
MREの出力Ｄ１はスイツチングおよび見出しの
変換回路ACEの入力に接続されており、その出
力は８芯リンクを介してバツフアー・メモリＭ１
の入力に接続されている。更に、マトリツクス
MREの出力Ｄ２〜Ｄ１６は８芯リンクを介して
それぞれバツフアーメモリＭ２〜Ｍ１６の入力に
接続されている。メモリＭ１〜Ｍ１６は第１図に
示す回路のメモリMTと同様の機能を備えるデー
タ・バツフアーメモリを形成している。しかし、
第１６図に示すとうり、出力Ｄ１〜Ｄ１６から伝
えられる多重信号の時間的位置はＭ１〜Ｍ１６で
形成されるデータ・バツフアーメモリ内で、パケ
ツトが第６図に示す構成によつて並べられるよう
になつている。明らかに、回路ACEには見出しの変換を行う
ことができる制御メモリが設けられている。メモリＭ１〜Ｍ１６の出力はそれぞれ、８芯の
リンクを介して、出力ローテーシヨン・マトリツ
クスMRSの対応する入力Ｆ１〜Ｆ１６に接続さ
れている。マトリツクスMRSには並列／直列バ
イト変換器を介してスイツチング・マトリツクス
の出力接合すなわち多重信号に接続されている16
個の８芯出力Ｇ１〜Ｇ１６が設けられている。出力Ｇ１〜Ｇ１６はメモリＭに記憶されている
パケツトを読出すため循環的に処理される。した
がつて、入力Ｆ１〜Ｆ１６で、パケツトの相対位
置は第６図に示すと同様の構成になつている。こ
のようにして、Ｇ１から伝えられるパケツトは入
力Ｆ１〜Ｆ１６に対角線状に時間的に配列され
る。このパケツトにはＧ２から伝えられるパケツ
トが続く。以下同様。Ｇ１から伝えられるパケツトに関しては、時間
Ｔ１に、出力ローテーシヨン・マトリツクス
MRSはＦ１からバイトを直接Ｇ１に伝達する。
時間Ｔ２にはマトリツクスMRSがＦ２に加えら
れたバイトをＧ１に伝達するために変移させる。
時間Ｔ３では、Ｆ３に加えられたバイトが変移し
Ｇ１に伝達される。以下同様。ローテーシヨン・
マトリツクスMRSでは、バイトはマトリツクス
MREの変移動作に関して反対の方向に変移され
る。明らかに、時間Ｔ２において、入力Ｆ１に加え
られたバイトは変移され、出力Ｄ１６から伝達さ
れる。以下同様。このように、出力Ｇ１〜Ｇ１６
におけるそれぞれの位置は第７図に示すように、
入力Ｃ１〜Ｃ１６でのそれぞれの位置と同様であ
る。第４図に示す回路の一実施例の詳細な図表を第
８図に示す。入力接合部すなわち多重Ｅ１〜Ｅ１
６は、入力回路CE１〜CE１６を介して入力ロー
テーシヨン・マトリツクスMREの入力Ｃ１〜Ｃ
１６に接続されている。マトリツクスMREのデ
ータ入力Ｄ１は、８芯のリンクを介して、回路
ACEのRAMメモリMCの最初の８アドレス入力
に接続されている。出力Ｄ２〜Ｄ１６は第４図に
示すように、メモリＭ２〜Ｍ１６の入力に接続さ
れている。タイムベースBTLに接続されている８段階カ
ウンターCTSは４個の低位のビツトを伝達する
ため４芯出力ｅを備えており、出力ｅはそれぞれ
入力回路CE１〜CE２１６の入力ｆ３に接続され
ている16個の出力ｆ３〜ｆ３．１６を備えるデマ
ルチプレクサー回路AIGの制御入力に接続されて
いる。カウンターCTSの循環動作は出力ｆ３．
１〜ｆ３．１６にレベル“１”を循環させる。カ
ウンターCTSの制御のもとに線ｆ３．１〜ｆ３．
１６に逐次加えられる信号はこのように時間変移
されるので、入力回路CE１〜CE１６の最初のバ
イトは次々に読取られ、その結果、出て行くパケ
ツトは第５図に示すような時間的位置を占めるよ
うになる。メモリMCの４個の第２のアドレス入力はリン
クｅに接続されている。リンクｅはまた入力ロー
テーシヨン・マトリツクスMRE内の変移動作を
確実にする制御入力CDEに接続されている。カウンターCTSは、８芯リンクＫを介して、
第１に、マルチプレクサーMK１の入力Ｅに、第
２に出力アドレス待ち行列FS１〜FS１６のデー
タ入力に、そして第３に、CTSから受取るアド
レスに１を加える加算器＋１の入力に、接続され
ている。加算器＋１の出力は８芯のリンクを介し
て、マルチプレクサーMX２〜MX１６のそれぞ
れの入力Ｅに並列に接続されている。加算器を設
ける必要はないのであるが、加算器は、回路
ACE中の見出しを解析するために使用されるバ
イト周期を考慮に入れて、メモリＭ１〜Ｍ１６内
のパケツトの斜め構造を維持できるということに
注意しなければならない。メモリMCの出力は24線を介してその出力レジ
スタＲに接続されている。レジスターＲの最初の
８個の出力はリンクｊを介してバツフアーメモリ
Ｍ１の入力に接続されており、最後の16個の出力
は別々に出力アドレス待ち行列FS１〜FS１６の
書込制御入力に接続されている。レジスタのクロ
ツク入力はタイムベースBTL内の出力Ｈに接続
されており、出力Ｈは第２図に記した読取クロツ
クHLと同期している。メモリＭ１〜Ｍ１６の出力は出力がそれぞれ出
力ローテーシヨン・マトリツクスMRSの入力Ｆ
１〜Ｆ１６に接続されている伝送回路CTR１〜
CTR１６に接続されている。第９図に示す伝送回路CTR１において、メモ
リＭ１の出力は２個の入力群を有するマルチプレ
クサーMV１の８芯入力の最初のグループに接続
されており、第２の入力グループはビツト“０”
に対応する電位に接続されている。マルチプレク
サーMV１の出力はマトリツクスMRSの入力Ｆ
１に接続されている。第１０図に示す伝送回路CTR２では、４本の
奇数番号出力線は、この線は０，１，……７の番
号が付いているが、メモリＭ２からそれぞれマル
チプレクサMV２Ａの最初の入力に接続されてお
り、一方４本の偶数番号出力線はそれぞれマルチ
プレクサーMV２ｂの最初の入力に接続されてい
る。マルチプレクサMV２ａの第２の入力はビツ
ト“０”に対応する電位に接続されているが、一
方マルチプレクサMV２ｂの第２の入力はビツト
“１”に対応する電位に接続されている。マルチ
プレクサーMV２ａとMV２ｂとの４本の出力線
はそれぞれ回路CTR２の奇数および偶数の出力
線を形成しており、これは出力ローテーシヨン・
マトリツクスMRSの入力Ｆ２に接続されている。各伝送回路CTR３〜CTR１６の構造は回路
CTR２の一つと同じである。回路CTR１からCTR１６までの制御入力は、
それぞれ16ビツトレジスターRGVの対応する出
力に接続されている。レジスターRGVのデータ
入力はマルチプレクサーMGSの出力に接続され
ており、そのクロツク入力はBTLの出力Ｈに接
続されている。マルチプレクサMGSの16個の入
力は待ち行列FS１からFS１６までの出力線「待
ち行列空」に接続されている。MGSの制御入力
はリンクｅに接続されている。マトリツクスMRSの出力Ｇ１〜Ｇ１６はそれ
ぞれ出力接合部すなわち多重Ｓ１〜Ｓ１６に接続
されている。マトリツクスMRSの変移制御入力CDSは、各
ビツトをインバータで反転してから、リンクｅか
らデータを受取る。リンクｅはまた、一方におい
て、デマルチプレクサーTRに、他方において、
マルチプレクサーMFSの制御入力に接続されて
いる。デマルチプレクサーTRの16個の別々の出
力は別々に待ち行列FS１〜FS１６の読取入力に
接続されている。デマルチプレクサーTRでは、
ｅを介して伝達された２進数が、待ち行列FS１
〜FS１６の一つの中のアドレスの読取を制御す
るため、適切な線上に形成された読取順序に復合
化される。待ち行列FS１〜FS１６のデータ出力は16個の
８芯リンクLS１〜LS１６を介して、マルチプレ
クサーMFSの対応する入力に接続されている。
マルチプレクサーMFSの８芯の出力はカウンタ
ー・レジスターADL１の入力に接続されている。
カウンター・レジスターADL１の８芯の出力は、
一方において、マルチプレクサーMX１の入力Ｌ
に、他方において、カウンター・レジスター
ADL２の入力に接続されている。カウンター・
レジスターADL２の８芯の出力は一方において
マルチプレクサーMX２の入力Ｌに、他方におい
て次のカウンター・レジスターADL３の入力に、
接続されており、そして以下カウンター・レジス
ターADL１６まで同様である。各カウンター・レジスターADL１〜ADL１６
は、一方において、BTLの出力Ｈに、その負荷
入力またはカウント機能選択入力を介して、他方
に於てBTLの他の出力２Ｈに、その選択された
機能有効化入力を介して、接続されている。出力
２Ｈからの信号の周波数は出力Ｈからの信号の周
波数の２倍である。マルチプレクサーMX１〜MX１６の８芯の出
力はそれぞれメモリＭ１〜Ｍ１６のアドレス入力
に接続されている。マルチプレクサーMX１〜
MX１６の書込／読取制御入力Ｅ／Ｌは、書込ア
ドレスを伝える入力Ｅに関係するグループか、ま
たは読取アドレスを伝える入力Ｌに関係するグル
ープを選択するため、出力Ｈに接続されている。第８図に示すスイツチング回路の動作を次に説
明する。入力回路CE１〜CE１６の動作は既に第
１〜３図を参照して説明した。入力ローテーシヨ
ン・マトリツクスMREは「ローテート・マトリ
ツクス」または「シフト・マトリツクス」と呼ば
れる回路の一つであつて、技術市場でNo.100158の
番号でECL100Kとして入手できる。変移したと
き、出力Ｄ１は見出しｉをメモリMCに伝達し、
メモリMCはリンクｅを介してCTSから入力接合
の等級番号をも受取る。アドレスｅとｉとから、
メモリMCは適切な出力接合すなわち多重Ssの新
しい見出しｊおよび識別ｓとを供給する。同時
に、カウンターCTSは2⁸の中の一つの数を伝達
し、これは見出しｊがメモリＭ１に書き込まれる
アドレスAdiを表わすものである。また同時に、
アドレスAdiは制御メモリMCのレジスターＲの
出力からの値ｓにより名付けられている待ち行列
FS１〜FS１６に記憶される。なお、同時に、見
出しｊが書き込まれる。加算器＋１の機能は既に
説明してある。この結果、新しい見出しｊを有す
るパケツトのバイト２〜１５が、第６図の斜め構
成によつて、順々に対応するメモリＭ２〜Ｍ６に
書き込まれる。メモリＭ１〜Ｍ１６には16×16のパケツトが設
けられておりしたがつて８本の線を介して呼び出
されることに注意すること。 16個の待ち行列FS１〜FS１６はリンクｅおよ
びデマルチプレクサーTRを介して、タイムベー
スBTLから周期的に走査される。リンクｅが伝
える情報はデマルチプクレサーTRが選択した待
ち行列に接続されているマルチプレクサーMFS
の入力を選択するためにも使用される。インバー
ターINVは、リンクｅと出力ローテーシヨン・
マトリツクスMRSの入力CDSとの間に取付けら
れているが、マトリツクスMRSが入力マトリツ
クスMRSに関して確実に反対方向に動作するよ
うに設けられている。最初の1/2バイトスロツト
の間に、パケツト見出しのアドレスAdiはカウン
ター・レジスターADL１に伝達され、この出力
から、およびMX１を介して、メモリＭ１は読出
し動作のため呼び出される。第２の1/2バイトス
ロツトの間に、レジスターADL１のカウンター
は１だけ歩進し、メモリＭ１がMX１を介して書
込のため呼び出される。次のバイトスロツトで、
カウンター・レジスターADL１はその内容をカ
ウンター・レジスターADL２に伝達し、MFSか
ら、次の待ち行列に見出される新らしいアドレス
を受取る。このようにして、この時間に、および
最初の1/2バイトスロツトの間に、メモリＭ２は、
レジスターADL２の内容から、およびMX２を
介して、読出し動作のため呼び出される。すなわ
ちパケツトの第２のバイトが読取られる。第２の
１／２バイト・スロツトの間に、カウンター・レジ
スターADL２は１だけ歩進し、次のバイト・ス
ロツトで、バイト３がADL３の内容から読取ら
れ、以下同様となる。このように、パケツトのバ
イトはメモリＭ１〜Ｍ１６から、AdiからAd（ｉ
＋15）まで変るアドレスで、順々に読取られるこ
とがわかる。更に、出力ローテーシヨン・マトリ
ツクスMRSの制御情報はバイトスロツトごとに
変り、パケツトのバイトが同じ出力Gsから逐次
伝達される。関連する変換器Ｐ／Ｓにおいて、バ
イトはビツトの列に変換され、その変更された見
出しを有するパケツトが希望する出力接合で利用
できるようになる。出力2Hからの信号の周波数は１バイト・スロ
ツトで２動作できるようになつていることに注意
のこと。制御メモリMCは制御ユニツトUCCにより外部
からプログラムされる4K×24のRAMメモリであ
る。上に述べたように、入つてくる多重信号から
のそれぞれのパケツトに、出て行く多重Ssに対
応する新しい見出しを割当て、制御メモリーMC
に関係するレジスターＲからの16個の出力線Ｓの
状態により、書込のため並列に可能になる待ち行
列FSiに対応させる。CTSの記号のついている当
該パケツトの最初のバイトのアドレスは使用可能
となつたFsiに記憶される。このように、本発明
によるスイツチング・マトリツクスは、パケツト
を一点一点伝達できるばかりでなく、数個の待ち
行列Fsiが標示されているときこれらを伝送する
こともできることがわかる。待ち行列FS１〜FS１６が空のとき、その出力
は値０を伝送する。これは対応するマトリツクス
にパケツトが送られないこと、それでなければ、
上記のとうり、上記の米国特許出願に述べる同期
モードを使用したい場合、伝達されたパケツトの
見出しは無効でなければならないことを意味して
いる。デマルチプレクサーTRによつて使用可能
になつた待ち行列FSiの出力線「待ち行列空」が
“１”になつていて、走査した待ち行列が空であ
ることを示しているとき、信号“１”がマルチプ
レクサーMGSの出力に現われるから、レジスタ
ーRGVの最初の出力線が“１”であり、CTR１
のマルチプレクサーMV１をビツト電位“０”に
接続する。このようにして、無効バイトがMV１
によつて入力Ｆ１に供給される。クロツクＨの次
の時間に、RCVのビツト“１”が次の線に現わ
れ、CTR２，MV２ａおよびMV２ｂはそれぞれ
ビツト電位“１”および“０”に接続される。し
たがつてMV２ａとMV２ｂとは交互に“１”お
よび“０”から成るバイトを入力Ｆ２に伝送し、
処理は次のバイト・スロツトと伝送回路CTR３
（MVSa，MV３ｂ）からCTR１６（MV１６ａ，
MV１６ｂ）までとに対して同じになる。パケツ
トはこのように無効見出しと交互に続く“１”と
“０”とから構成される。第１１図において、実用上は第８図に示すスイ
ツチング回路のように動作するパケツト集配信装
置が示されている。第１１図に示す集配信装置を詳細に説明する前
に、集配信装置は、出力における接合の数すなわ
ちマルチプレクスの数を減らすことによつて、第
８図のマトリツクスから直接理解することができ
ることに注目しよう。しかし、出力接合の数を同
じままにして入力接合の数を増やす方が良いと思
われる。この解は第１１図に示す集配信装置に効
果的に取入れられている。第１１図に示す集配信装置には32個の入力接合
Ｅ１〜Ｅ３２があつて、これらは第１図に示す回
路Ｃ１〜Ｃ１６と同様な入力回路CE′１〜CE′３
２に接続されている。回路CE′１〜CE′３２の
各々において、待ち行列が空でないことを示して
いるFiFo入力FVは待ち行列に情報が入つている
とき“１”になるサービスコール線deに接続さ
れている。更に、線ｆ３は待ち行列における読取
を制御するため使用可能となる読取制御線uaに
接続されている。32本の線deと32本の線uaとは
呼出し処理回路GDに接続されており、これにつ
いて一実施例を第１２図に詳細に示す。第１２図において、32本の線deはそれぞれロ
ーテーシヨン・マトリツクスMR１の対応する入
力に接続されている。MR１の制御入力は５芯の
リンクを介して、タイムベースBTLのクロツク
出力Ｈにより制御されるカウンターCPに接続さ
れており、マトリツクスMR１の32本の出力は優
先エンコーダCOPの入力に接続されている。エ
ンコーダCOPの５芯の出力はローテーシヨン・
マトリツクスMR２の入力に接続されている32個
の出力線を有するデコーダDR２の入力に接続さ
れており、ローテーシヨン・マトリツクスMR２
の制御入力はカウンターCPにも接続されており、
その32本の出力線は線uaを構成している。エン
コーダTR３は前記線の一つに存在する情報を出
力MADに供給される５ビツト語に変換するため
の線uaにも接続されている。第１１図において、出力MADは、一方におい
て、レジスターRE１の入力に、他方において、
制御メモリMCCの対応する入力に接続されてい
る。レジスターRE１の出力は一方において、マ
ルチプレクサーME１の制御入力に、他方におい
て、レジスターRE２の入力に接続されている。
レジスターRE２の出力は、一方において、マル
チプレクサーME２の制御入力に、他方におい
て、レジスターRE３の入力に接続されている。
以下マルチプレクサーME１６に関連するレジス
ターRE１６まで同様である。各マルチプレクサーME１〜ME１６にはそれ
ぞれ32個の入力待ち行列FE１〜FE３２の出力に
接続されている32個の８芯の入力がある。マルチ
プレクサME１〜ME１６の出力は第８図に示す
出力Ｄ１〜Ｄ１６の出力と同等であり、それぞれ
制御メモリーMCCおよびバツフアーメモリMT
とに接続されている。バツフアーメモリMTの16
個の８芯出力は出力ローテーシヨン・マトリツク
スMRSの対応する入力に接続されている。第１１図および第１２図に示す集配信装置は次
のように動作する。入力回路CE′１からCE′３２
までの線deは関連する待ち行列に情報が入つて
いるとき使用可能になる。ローテーシヨン・マト
リツクスMR１においては、入力に加えられた呼
出しは循環カウンターCPの制御の下に変移され
る。市販品の回路BCL100K100165で理解するこ
とができる優先エンコーダーCOPにおいて、最
高の優先度を有する標示入力が選択され、その入
力のコードはエンコーダーの出力から伝送され
る。このようにして、COPから伝えられたコー
ドに対応するデコーダTR２の出力軸が使用可能
になる。マトリツクスMR１と同期して制御され
るローテーシヨン・マトリツクスMR２におい
て、使用可能になつた入力の順序は反対方向に変
移されるので、線uaを介して、制御される待ち
行列は回路COPで選択されているものである。
要約すれば、32本の線の一つがローテーテイング
優先度により選定される。更に、エンコーダーTR３はMR２の使用可能
になつた出力線に対応する５ビツト符号の語を伝
送する。TR３の出力語はレジスターRE１に伝
送され、マルチプレクサーME１において、COP
で選択された回路CE′１の待ち行列FEiに対応す
る入力がRE１の出力によつて選択される。この
ように、当該待ち行列FEiに入つている最初のパ
ケツトの見出しがME１を介してメモリMCCに
伝達される。メモリMCCにおいて、第８図を参
照して上述したように、見出しが変更される。次のバイト・スロツトに関しては、RE１の内
容がレジスターRE２にロードされ、RE１も再び
ロードされる。このように、このバイト・スロツ
トで、待ち行列FEiに対応するマルチプレクサー
ME２の入力はRE２の内容によつて選択され、
当該の待ち行列はMTのメモリＭ２に伝達される
その第２のバイトを伝達する。この処理はマルチ
プレクサーME１６まで繰返される。このとき、変移したアドレスで、メモリMTに
はMT内の構成が第６図に示すものであるパケツ
トが入つている。出力では、マトリツクスMRS
が正常の構造を回復する。すなわち、パケツト
は、第８図に示す回路を参照して説明したよう
に、単一の出力接合に伝達される。上記から、および時間ずれと変換とを除いて、
第１１図の集配信装置はスイツチング・マトリツ
クスと非常によく似ていることがわかる。制御メ
モリMCCはパケツトの見出しとエンコーダTR３
から供給される５ビツト語から呼び出されるが、
この語は到来する多重信号の地理的アドレスを定
義している。出力で、呼出しは第８図のマトリツ
クスにおけると同じように行われる。ブロツク化されない容量16×16を有するスイツ
チング・マトリツクスはより大きなブロツク化さ
れない構造を求めるためにグループ化することが
できる。TDM回路スイツチングにおけるよう
に、「拡張Ｔ」のスイツチング・システム構造を
実現することも可能である。第１３図に示すブロツク図は本発明により、マ
トリツクス32×32を容量32×16を有する二つの並
列の同一のモジユールから実現する仕方を示して
いる。モジユール32×16の構造を第１４図に示
す。モジユールのスイツチング段階は二つの入力グ
ループＥ１からＥ１６までとＥ１７からＥ３２ま
でとから構成されている。入力Ｅ１〜Ｅ１６はバ
イト変換器Ｓ／Ｐと入力回路（図示せず）とを介
して入力ローテーシヨン・マトリツクスMRE１
の入力に接続されている。入力Ｅ１７〜Ｅ３２は
同様に入力ローテーシヨン・マトリツクスMRE
２の入力に接続されている。マトリツクスMRE
１とMRE２とは第８図に示すマトリツクスMRE
のように動作する。マトリツクスMRE１とMRE２との出力Ｄ１と
D′１とはそれぞれ８芯のリンクを介して二つの
メモリMCとMC′との対応する入力に接続されて
いる。これらメモリMCとMC′との他の四つの呼
出し入力はタイムベースBTLの出力に並列に接
続されている。メモリMCとMC′との最初の８個
のデータ出力はそれぞれバツフアーメモリＭ１と
M′１との入力に接続されており、それらの各々
はバツフアーメモリEMTとEMT′との二つのグ
ループの一つの一部となつている。第８図に示す
メモリMTのように、メモリEMTは16個のバツ
フアーメモリＭ１〜Ｍ１６から構成され、メモリ
EM１′は16個のバツフアーメモリM′１〜M′１６
から構成されている。 MRE１の出力Ｄ２〜Ｄ１６はそれぞれメモリ
Ｍ２〜Ｍ１６のデータ入力に接続されており、
MRE２の出力D′２〜D′１６はそれぞれバツフア
ーメモリM′２M′１６のデータ入力に接続されて
いる。バツフアーメモリＭ１とM′１との出力は
電線結合されたORゲートを介して、出力ローテ
ーシヨン・マトリツクスMRSの入力Ｆ１に接続
されている。バツフアーメモリMiとM′iとの出力
は同様にマトリツクスMRSの入力Ｆ１に接続さ
れている。MRSの出力Ｇ１〜Ｇ１６は変換器
（図示せず）を介して、段階の出力に接続されて
いる。メモリEMTとEMT′とは第８図に示す回路の
待ち行列FS１〜FS１６までと同様な待ち行列Ｈ
１からＨ１６までから読取られる。待ち行列Ｈ１
〜Ｈ１６との線制御入力はそれぞれ回路PA１〜
PA１６の出力に接続されている。PA１からPA
１６までの各回路はそれぞれ各メモリMCと
MC′との最後の16個の出力の中で同じ等級を有す
る出力線に接続されている二つの入力を備えてい
る。第１５図は待ち行列Hiに関連する回路PAiの
詳細な機構である。各待ち行列Hiの書込入力EC
はANDゲートPX１の出力に接続されており、こ
のゲートの第一の入力はタイムベースBTLのク
ロツク出力２Ｈに、第２の入力はORゲートPY
の出力に接続されている。ORゲートPYの二つ
の入力はそれぞれ二つのANDゲートPX２とPX
３との出力に接続されている。ANDゲートPX２
の一つの入力はメモリMCの１番目の出力線に、
他の入力はタイムベースBTLのクロツク出力Ｈ
に接続されている。ANDゲートPX３の一つの入
力はメモリMC′の１番目の出力線に、他の入力は
インバータIVを介して、タイムベースのクロツ
ク出力Ｈに接続されている。第１４図および第１５図に示すシステムは次の
ように動作する。グループMRE１，MC，
EMT、またはグループMRE２，MC′，EMT′の
いずれかが第８図のグループMRE，MC，MTの
ように動作する。しかしバツフアーメモリの読取
システムは異る。一定の出力に呼び出されたパケ
ツトはそれぞれ二つの入力ブロツクから到来する
二つの到来多重信号から同時に来る。したがつ
て、関係する待ち行列Ｈ１に二つのアドレスを書
くことができるようにしなければならない。この
ような結果は第１５図に示す回路を用いて得られ
る。１クロツクサイクルＨ（第１６図）で、時間の
１／２はメモリMCから発せられる書込呼びの走査
に割り当てられ、他の1/2はメモリMC′の書込呼
びに割り当てられている。二つの有意信号はゲー
トPX１の対応する入力に次々に伝えられ、PX１
はこれらをクロツク2Hの２倍の速さでサンプル
する。次にこのサンプルされた信号により書込動
作が起る。第１６図の信号Ecで示した場合では、
(1)クロツクＨの第１サイクルに対して書込動作が
ない、(2)次のサイクルに対して１回の書き込み動
作がある、(3)最後のサイクルに対して２回の書込
動作がある。更に、ゲートPX２から伝えられた信号はバツ
フアーメモリEMTまたはEMT′のいずれかを表
わす９番目のビツトとして待ち行列Hiにロード
（装荷）され、EMTまたはEMT′においてアドレ
スがHiにロードされるパケツトになる。二つの
バツフアーメモリの一つの出力を使用可能とする
ため９番目のビツトが使用される。上の説明で、パケツトは入つて来る多重信号ま
たは出て行く多重信号の数に対応するｎ＝16バイ
トを持つているが、本発明によるシステムでは一
般にｎバイトのｋの複数の整数の処理ができるこ
とが理解される。この場合、第１図および第６図
の回路では、見出しの置換とスイツチング制御と
はｋ回に１回だけ周期的に行われる。

【図面の簡単な説明】

第１図は本発明によるパケツト・スイツチン
グ・マトリツクスの概要図であり、第２図は第１
図に示すマトリツクスに使用する、入力待ち行列
を有する入力回路の概要図であり、第３ａ〜３ｆ
図は第２図に示す回路の動作を説明する波形を示
しており、第４図は本発明によるスイツチング・
マトリツクスの他の実施例の動作を説明する概要
図であり、第５図は入力ローテーシヨン・マトリ
ツクスに入る前の入力多重システムの相対位置を
示す図表であり、第６図は入力ローテーシヨン・
マトリツクスに入つてからの前記多重システムの
位置を示す図表であり、第７図は出力ローテーシ
ヨン・マトリツクスに入つてからの多重システム
の位置を示す図表であり、第８図は本発明による
スイツチング・マトリツクスの概要図であり、第
９図と第１０図とは第８図に示すマトリツクスに
使用する伝送回路の概要図であり、第１１図は本
発明による集配信装置の概要図であり、第１２図
は第１１図に示す集配信装置の通信を処理する制
御回路の概要図であり、第１３図は本発明のスイ
ツチング・マトリツクスの原理に基づくスイツチ
ング段階のブロツク図であり、第１４図は第１３
図に示すスイツチング段階の回路の概要図であ
り、第１５図は第１４図に示す回路の一部の詳細
な図表であり、第１６図は第１５図に示す回路の
一部の動作に関する時間図表である。

Claims

【特許請求の範囲】１固定長のデータパケツトをふくむ時間間隔を
有する信号の複数の多重グループを切換えるスイ
ツチングシステムであつて、信号の多重グループ
は、複数ｎの出力ジヤンクシヨンS₁，S₂，……，
S_oに対しスイツチングされる複数ｎの入力ジヤン
クシヨンE₁，E₂，……，E_oからの入力であり、
各入力又は出力パケツトはヘツダと一連のビツト
を有する直列パケツトを有する、スイツチングシ
ステムにおいて、入力ジヤンクシヨンに結合し、複数の入力多重
グループからの一連のビツトのパケツトを受信
し、並列パケツトに変換する第１変換手段と、ヘツダと、入力パケツトを伝送する入力ジヤン
クシヨンの素性とを与えるプログラム可能な制御
メモリ手段と、制御メモリ手段のデータ出力に応答して、原ヘ
ツダの代りに、並列入力パケツトに割当てられる
翻訳されたヘツダを与える手段とを有し、該翻訳されたヘツダは入力パケツトの残りの部
分と共に出力並列パケツトを形成し、さらに、出力並列パケツトを蓄積するための書
込動作を循環的に行なうバツフアーメモリ手段
と、バツフアーメモリ手段からの読出しに応答して
各出力並列パケツトを、多重化グループのアドレ
スを割当てられた直列パケツトに変換する第２変
換手段と、バツフアーメモリ手段に蓄積された出力並列パ
ケツトのアドレスを蓄積する複数の待ち行列手段
とを有し、該待ち行列手段は制御メモリ手段の他
のデータ出力から送られる情報に応答して選択的
に書込み動作を行ない、各待ち行列手段は出力ジ
ヤンクシヨンのひとつに対応し、さらに、出力ジヤンクシヨンが対応する待ち行
列手段に蓄積されたアドレスの読みとりが可能で
ある旨の信号に応答して、前記ジヤンクシヨンの
ための出力パケツトをバツフアーメモリ内でみつ
ける手段、とを有することを特徴とするTDMス
イツチングシステム。２第１の変換手段は各入力直列パケツトを、そ
の元の時間順序を保ちながら、任意のパケツトの
任意の見出しが最初の出力から伝送されるよう
に、バイトがそれぞれｎ個の出力から伝送される
入つて来る対角線パケツトに変換する処理手段を
含むことを特徴とする特許請求の範囲第１項に記
載のシステム。３バツフアーメモリＭはｎ個のメモリＭ１，…
…Mnを含み、記憶待ち行列手段FS１，……FS
１６のデータ出力はｎ個の直列に取付けられたカ
ウンター・レジスターADL１，……，ADL１６
のチエーンの入力に選択的にアクセスし、ｎ個の
カウンター・レジスターはそれぞれｎ個のメモリ
と関連しており、そのためカウンター・レジスタ
ーは読取アドレスを供給し、そのアドレス情報は
チエーンの中で該カウンター・レジスターによつ
て動かされ歩進されしたがつて対角線的に配列さ
れた情報を読取ることができるようになつている
ことを特徴とする特許請求の範囲第２項に記載の
システム。４変換手段は入つて来る多重信号をタイムリー
に変移する手段を含み、したがつて各種多重信号
の見出しが同時には発生せず、該見出しにはこの
ように逐次的に最初の入力に伝送されるようにな
つていることを特徴とする特許請求の範囲第２項
または第３項に記載のシステム。５処理手段は、ｎ個の出力とｎ個の入力とを有
するｎ段のローテーシヨン・マトリツクスから成
ることを特徴とする特許請求の範囲第２，３，４
項の一つに記載のシステム。６変移手段は接合に関係する多重信号からデー
タを受取るバツフアーFiFo待ち行列と、バツフ
アー待ち行列中の書込読取動作を制御する論理回
路とから成り、待ち行列は空でないとき、外部の
基準クロツクに同期してパケツトを供給するよう
になつていることを特徴とする特許請求の範囲第
４項または第４項と組合せて第５項に記載のシス
テム。７第２の変換手段はｎ個の入力とｎ個の出力と
を有するｎ段のローテーシヨン・マトリツクスか
ら成り、前記入力はデータをバツフアーメモリか
ら受取ることを特徴とする特許請求の範囲第２項
〜第６項の一つに記載のシステム。８パケツトの数字はバイトに並べられているこ
とを特徴とする特許請求の範囲第２項〜第７項に
記載のシステム。９各パケツトはｎバイトまたはｎバイトの整数
倍から成ることを特徴とする特許請求の範囲第７
項に記載のシステム。１０ｎ個の入力接合が追加されており、最初の
変換手段は予め定めた基準にしたがつて該接合の
一つを選択するために入力接合の情報の有無を検
出する回路と、選択された接合からのパケツトを
並列に伝送されるｎ個のバイトに変換する変換手
段とから成ることを特徴とする特許請求の範囲第
１項に記載のシステム。