JPH02117243A - パケット通信装置 - Google Patents

パケット通信装置

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JPH02117243A
JPH02117243A JP63271601A JP27160188A JPH02117243A JP H02117243 A JPH02117243 A JP H02117243A JP 63271601 A JP63271601 A JP 63271601A JP 27160188 A JP27160188 A JP 27160188A JP H02117243 A JPH02117243 A JP H02117243A
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JP
Japan
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packet
queue
address
information
write
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JP63271601A
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English (en)
Inventor
Norimasa Kudo
工藤　憲昌
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
    • H—ELECTRICITY
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    • H04L49/10—Packet switching elements characterised by the switching fabric construction
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
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    • H04L49/3036—Shared queuing

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  • Multimedia (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は固定長パケットを対象とするパケット通信装置
に関するものである。
（従来の技術） 音声情報等をバケツ１−化して伝送するシステムとして
第３図に示すようなネットワークがある。
第３図において、１は多重化回線、２Ａ、２Ｂ。
２Ｃはパケット交換機、３Ａ〜３Ｃはパケット端末、４
Ａ〜４Ｃは交換Ｉ、５は電話機であり、例えばパケット
端末３Ａに入力された音声はここで符号化された後、所
定情報単位に分解され、相手宛先情報を付加したパケッ
トに組立てられ、パケット交換ａ２Ａ、２Ｂを介して相
手パケット端末３Ｂに伝送される。
第４図はパケット交換１ａ１２Ａ〜２Ｃの内部構成を示
すブロック図であり、パケット端末にそれぞれ対応して
設けられた端末インタフェースＴＩＮＦ、多重化回線１
とのラインインタフェースＬＩＮＦ、制御部Ｃ０ＮＴ、
バスアクセス制御部ＡＲ８１割込み制御バスＢＵＳ１、
制御バスＢＬＪＳ２、アクセス制御バスＢＬＩＳ３、デ
ータバスＢＬＩＳ４が設けられている。各端末インタフ
ェースＴＩＮＦは自己に接続されたパケット端末から発
呼パケットを受信すると、割込み制御バスＢＬＩＳ１を
用いて制御部へ割込みをかける。制御部Ｃ０ＮＴは割込
みを確認すると、制御バスＢＵＳ２を用いて図示しない
ＴＩＮＦ内のメモリをアクセスし、発呼情報（相手先番
号、ウィンドウサイズ等の情報等）を確認する。その後
、制御部Ｃ０ＮＴは対向ノードである相手パケット端末
に接続要求パケットを送信するために、データバスＢＵ
Ｓ４のアクセス要求をアクセス制御バスＢＵＳ３へ出力
する。
制御部Ｃ０ＮＴはデータバスアクセス権を得たならば、
この後、データバスＢＵＳ４を用いてラインインタフェ
ースＬＩＮＦへ接続要求パケットを転送する。そこで、
ラインインタフェースＬＩＮＦは接続要求パケットをデ
ータのパケットと同様に組立て、多重化回線１に送出す
る。これに対し、対向ノードの相手パケット端末から接
続許可あるいは不許可のパケットが返信されてくると、
ラインインタフェースＬＩＮＦは該パケットを制御部Ｃ
０ＮＴに転送する。制御部Ｃ０ＮＴは例えば接続許可パ
ケットを受信した場合、制御バスＢＬＩＳ２を介してラ
インインタフェースＬＩＮＦ、端末インタフェースＴＩ
ＮＦ間の図示しないメモリにコネクション・テーブルを
作成し、端末インタフェースＴＩＮＦに接続許可パケッ
トを送出する。
そこで、端末インタフェースＴＩＮＦは該当するパケッ
ト端末へ接続許可パケットを送出し、その後、データ転
送フェーズに移る。データ転送フユズでは、端末インタ
フェースＴＩＮＦはデータバスＢＵＳ４を用いてライン
インタフェースＬＩＮＦにデータパケットを送出する。
この際、制御部Ｃ０ＮＴによって作成されたコネクショ
ンテーブルを用いて第５図に示すヘッダ部Ｈが情報部り
に付加され、これがデータパケットとして送信される。
ラインインタフェースＬＩＮＦはデータパケットをバッ
フ１に格納した後、多重化回線１へ送出・する。この動
作はデータ転送フユーズ中のデータパケットについても
同様に繰返される。切断の場合は、コネクションテーブ
ルを削除するということを除いて、接続要求の場合と同
様の動作をする。
第６図はラインインタフェースＬＩＮＦの内部構成（多
重化回線へ送出する方向のみ図示）を示す図であり、４
はデータバスインタフェース部、５はアドレス一致検査
部、６はパケット分配部、７−１〜７−ｎはバッファメ
モリＢＭに格納された複数行のパケット待ち行列、８は
送出パケット決定部、９は回線インタフェース部である
。データバスインタフェース部４は第４図のデータバス
ＢＵＳ４とのインタフェースを行う部分であり、該デー
タバスＢＬＩＳ４のタイミングに従ってパケットの送受
信を行う。アドレス一致検査部５は受信したパケットが
自分宛てのものか比較する部分であり、自分宛ての場合
はパケット分配部６に転送するが、それ以外の場合は廃
棄する。バケツ！・分配部６はパケットのヘッダ部Ｈの
情報を基に７１〜７−ｎのどのパケット待ち行列に配列
させるかを決定する部分である。ヘッダ部Ｈの情報どし
ては、コネクション関係の情報、即時性等に関する優先
度などの情報が含まれており、バケツ１〜分配部６では
これらの情報のうち例えば優先度情報に従ってパケット
をパケット待ち行列７−１〜７−［１のいずれかに分配
する。８はどのバケツ１〜待ち行列７−１〜７−ｎのう
ちどの行列からパケットを取り出すかを決定する部分で
あり、決定の基準としては優先度、パケット待ち行列の
浦留故および過去の制御を総合的に判断して決める。９
は多重化口４！ｊ１１とインタフェースを行う部分であ
り、回線１のクロックに同期してパケットを送出する。
第７図はパケット待ち行列７−１〜７−ｎのうち第１列
目の行列７−１を記憶するバッファメモリＢＭ１の構成
を示す図である。図において、１０はＡボートとＢボー
１〜の２つのボー１−を備えた２ボ一トＲＡＭ、１１は
書込みデータバス、１２は読み出しデータバス、１３は
Ａ側アドレスバス、１４はＢ側アドレスバス、１５は書
込み要求、１６は読み出し要求、１７はＡ側アドレスポ
インタ、１８はＢ側アドレスポインタ、１９はアップ／
ダウンカウンタ（Ｕ／Ｄカウンタ）、２０はバッフ？管
理部、２１はアクセス禁止信号であり、２′ボ一トＲＡ
Ｍ１０はデータをその書込み順に読み出すファーストイ
ンファーストアラ１−の形態でアクセスされる。
この構成に４３いて、Ａ側アドレスポインタ１７は書込
み要求１５が入力されると次に書込みが可能となるＲＡ
Ｍ１０のエリアのアドレス（パケット長間隔）を示すア
ドレス情報をＲＡＭ１０のＡ側アドレス入力に供給し、
潜込みデータパスコ１から入力されるパクッ［・をアド
レス情報で指定したエリアに記憶させる。一方、Ｂ側ア
ドレスポインタ１８も同様に、読出し要求１６が入力さ
れると次に読出しが可能となるＲＡＭ１０のエリアのア
ドレス（パケット長間隔）を示すアドレス情報をＲＡＭ
ｌ０のＢ側アドレス入力に供給し、アドレス情報で指定
したエリアからパケットを続出し、該パケットを読出し
データパスコ２から出力させる。一方また、Ｕ／Ｄカウ
ンタ１９は書込み要求１５が入力されることによりカウ
ント値を「１」だけ増加させ、逆に読み出し要求１６が
入力されるとカウント値を１１」だけ減少させる動作を
行うことにより、そのカウント値をパケット待ち行列７
−１の滞留数として呈示している。そこで、管理部２０
はカウンタ１９のカラン１へ値が「０」になったならば
、パケット滞留数が「零」になったものと判断し、アク
セス禁止信号２１Ｒを出力し、パケット待ち行列７−１
からのパケットの読み出しを禁止する。また、カラン１
〜値が予め設定された最大値になったならば、待ち行列
７−１がフル状態になったものと判断し、書込み禁止信
号２１Ｗを出力し、パケットの書込みを禁止する。
（発明が解決しようとする課題） ところが、上述したバッファメモリＢＭの構成では、特
定のバケット待ち行列にパケットが集中することも考慮
しである程度大きな待ちき行列長がとれるようにＲＡＭ
ｌ０の答申を定めているため、使用頻度が少ない待ち行
列については、ＲＡＭ１０が不経斉になるという問題が
ある。
本発明ではこのような問題点を除去し、パケットの待ち
行列を記憶するバッファメモリを効率良く使用すること
ができるパケット通信装置を提供することを目的とする
。
［発明の、構成］ （課題を解決するための手段） 本発明は、パケットの待ち行列を記憶するバッファメモ
リにおけるパケットの書込みアドレスと読出しアドレス
を独立して指示するアドレス情報の待ち行列を記憶する
アドレス情報記憶手段と、このアドレス情報記憶手段に
対して任意のアドレス情報を待ち行列として格納する制
御手段と、を前記パケット待ち行列の列数に対応して設
け、前記アドレス情報記憶手段に格納された書込みアド
レス情報と読出しアドレス情報に従って前記バッファメ
モリにおけるパケットの待ち行列を読み出きするように
構成したものである。
（作用） アドレス情報記゛匿手段は、パケットの待ら行列を記・
倣するバッフ／メモリの書込みアドレスおよび読出しア
ドレスを指定する占込みアドレス情報の待ち行列と読出
しアドレスの待ち行列をそれぞれ独立して記・隠し、こ
れらのアドレス情報をパケットのバッファメモリに入力
するが、これらアドレス情報は制御手段によって任意の
ものが与えられる。従って、あるパケットの待ち行列に
集中するような場合、この待ち行列の書込み可能エリア
を増加させるべく、使用頻度の少ないパケット待ち行列
のアドレス情報を制御手段で配分することにより、パケ
ットのバッファメモリを効率良く使用することが可能に
なる。
（実施例） 第１図は本発明においてパケットの待ち行列を記″直す
るバッファメモリ８Ｍの一実施例を示す図であり、第７
図と同一部分は同一記号で示してぃる。図において、２
２は書込み可能エリアアドレスポインタの待ち行列２３
Ａを記憶するバッファメモリであり、パケット待ち行列
を記憶するＲＡＭ１０内のその時点での未使用エリアを
示す複数のポインタ（アドレス情報）がアドレスポイン
タ待ち行列２２Ａとして格納されている。２３は読み出
し可能エリアアドレスポインタの持ち行列２２Ａを記憶
するバッファメモリであり、パケット待ち行列を記憶す
るＲＡＭ１０内でその時点で読出し可能となっているパ
ケットのエリアを示す複数のポインタ（アドレス情報）
がアドレスポインタ待ち行列２３Ａとして格納されてい
る。
なお、第６図で示したようにパパケット待ち行列の列数
はｎ１ｌｌ（１，２，・・・、ｎ）であるが、第１図で
は簡単のために１つのパケット待ち行列についてのみの
構成を示している。
以下、この実施例の動作を第２図（ａ）、（ｂ）を参照
しながら説明する。第２図（ａ）は読み出される前のパ
ケット待ち行列、書込み可能エリアアドレスポインタ待
ち行列２２Ａ、読み出し可能エリアアドレスポインタ待
ち行列２３Ａの状態を示すものであり、斜線部分はパケ
ットの滞留エリア、Ｒｐは読出し可能エリアの最初のポ
インタ、Ｗρは書込み可能エリアの最初のポインタを表
わしでている。第２図（ｂ）は読み出された後の状態を
示すものである。
まず、送出パケット決定部８から読出し要求１６が入力
され、ＲＡＭ１０からバケツ！・が１個だけ読み出され
た後ではＲｐは１パケツト分だけ進む。この時、パケッ
トの読出しに使用した読み出し可能エリアアドレスポイ
ンタ待ち行列２３Ａのエリア番号２へのポインタは書込
み可能エリアアドレスポインタ待ち行列２２のエリア番
号１の次の位置にシフトインされる。
ここで、送出パケット決定部８はアクセスされたパケッ
ト領域のポインタを任意の列１（ｉ＝１〜ｎ）の書込み
可能エリアアドレスポインタ待ち行列２２にシフトイン
することができる。そこであるパケット待ち行列ｉの滞
留パケットが多くなり、書込み可能エリアが不足すると
いうような状態が発生したならば、送出パケット決定部
８は使用頻度の少ない他のパケット待ち行列ｊの書込み
可能エリアを転用すべく、この待ち行列ｊの１パケツト
の読出しが終了した段階でこの時に使用した読み出し可
能エリアアドレスポインタを書込みエリア拡張対象の任
意のパケット持ち行列１（ｉ−１〜ｎ）の歯込み可能エ
リアアドレスボインウ待ち行列２２にシフトインする。
このようにすることにより、パケット待ち行列ｉでは書
込みエリアが増加する。すなわち、パケット待ち行列の
長さが一定でも他のパケット待ち行列を転用し、使用頻
度に見合う長さのパケット用バッファメモリを構成でき
る。
なお、第２図のパケット待ち行列は理解のため連続的な
エリアを使用しているが、ランダムなエリア構成でもよ
い。
また、アドレスポインタ用待ち行列２２Ａ、２３Ａは合
計で２ｎ個となるが、その記憶容量は少なくてよいため
、小規模の回路構成で済む。
［弁明の効果］ 以上説明したように本発明では、書込みアドレス情報お
よび読み出しアドレス情報を各々独立な待ち行列で管理
し、かつ、この行列は任意のパケット待ち行列のアドレ
ス情報待ち行列に分配可能なように構成したため、パケ
ット待ち行列の長さが一定でも他の待ち行列を転用し、
使用頻度に見合う長さのパケット待ち行列を作って使用
することができるようになり、パケット待ち行列を記憶
するバッファメモリを効率良く使用することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すバケット待ち行列バッ
ファメモリの構成図、第２図は実施例の動作を説明する
ための説明図、第３図はパケット形態で情報を伝送する
ネットワークの一例を示す図、第４図は第３図のパケッ
ト交換機の内部構成図、第５図はパケットＭ４造を示す
図、第６図はパケット待ち行列を記憶するバッファメモ
リを備えた従来のラインインタフェースの構成図、第７
図はパケット待ち行列を記憶するバッファメモリの従来
の構成を示す図である。 １・・・多重化回線、２Ａ〜２Ｃ・・・パケット交換機
、Ａ〜３Ｃ・・・パケット端末、６・・・バケツ１へ分
配部、７−１〜７−　ｎ−・・バケツ１〜待ち行列、Ｂ
Ｍ、ＢＭｌ、２２．２３・・・バッファメモリ、８・・
・送出パケット決定部、１０・・・２ボ一トＲＡＭ、１
１・・・書込みデータバス、１２・・・読み出しデータ
バス、１５・・・書込み要求、１６・・・読出し要求、
１７・・・Ａ側アドレスポインタ、１８・・・Ｂ側アド
レスポインタ、２２Ａ・・・書込み可能エリアアドレス
ポインタの持ち行列、２３△・・・読出し可能エリアア
ドレスポインタの待ち行列。 ノｆす）ト省千５行ツリ 書ｉΔと司゛−にヘヱア７マ；すキｆｌＪ続出し泊 （ｏ） 第２図 読上しイ影 （ｂ＞ 丁り１１子’ｆ３ｒ 第４図 Ｈ 第５図

Claims (1)

  1. 【特許請求の範囲】 通信情報を所定情報単位に分解し、相手宛先情報や優先
    度情報を含む制御情報を付加して固定情報長のパケット
    として組立て、該パケットを所定の基準に従つて複数行
    のパケット待ち行列としてバッファメモリに格納した後
    、所定の基準に従って読出して送信先に送信するパケッ
    ト通信装置において、 前記バッファメモリにおけるパケットの書込みアドレス
    と読出しアドレスを独立して指示するアドレス情報の待
    ち行列を記憶するアドレス情報記憶手段と、 このアドレス情報記憶手段に対して任意のアドレス情報
    を待ち行列として格納する制御手段と、を前記パケット
    待ち行列の列数に対応して設け、前記アドレス情報記憶
    手段に格納された書込みアドレス情報と読出しアドレス
    情報に従って前記バッファメモリにおけるパケットの待
    ち行列を読み書きすることを特徴とするパケット通信装
    置。
JP63271601A 1988-10-27 1988-10-27 パケット通信装置 Pending JPH02117243A (ja)

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