JP3087123B2 - 交換回路網 - Google Patents
交換回路網Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/106—ATM switching elements using space switching, e.g. crossbar or matrix
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3018—Input queuing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
Description
【発明の詳細な説明】 技術分野 本発明は特に非同期時分割多重方式による時分割多重
方式でセルを伝送し、交換設備内のセルの直通接続をセ
ルのヘッダ内に保持されているルート情報により行い、
接続トランク（オフアリング トランク）及びサービス
トランクを有するバス系として空間分割多重交換回路
網の形態に構成した交換方式用の交換回路網に関するも
のである。このような装置において、接続トランク（of
fering trunk）、は各行毎に配置し、サービス トラン
クは各列毎に配置するを可とする。
方式でセルを伝送し、交換設備内のセルの直通接続をセ
ルのヘッダ内に保持されているルート情報により行い、
接続トランク（オフアリング トランク）及びサービス
トランクを有するバス系として空間分割多重交換回路
網の形態に構成した交換方式用の交換回路網に関するも
のである。このような装置において、接続トランク（of
fering trunk）、は各行毎に配置し、サービス トラン
クは各列毎に配置するを可とする。
従来技術 通信回路網において、伝送すべきデータ トラフィッ
クの比率は常に増加する傾向にある。このようなデータ
トラフィックを取扱うため、データ トラフィックと
電話トラフィックのそれぞれに対し別個の交換方式が構
成されている。伝送すべきデータ信号のデータ速度は複
数の異なる値をとるため、データと電話の交換を１つの
回路網の節（ノード）内で組合せて行うことは困難であ
る。
クの比率は常に増加する傾向にある。このようなデータ
トラフィックを取扱うため、データ トラフィックと
電話トラフィックのそれぞれに対し別個の交換方式が構
成されている。伝送すべきデータ信号のデータ速度は複
数の異なる値をとるため、データと電話の交換を１つの
回路網の節（ノード）内で組合せて行うことは困難であ
る。
将来の集積化による広帯域回路網の発達するような環
境を考えるとき、目下議論されている問題は、部分的に
広帯域の要求がある状況で、ディジタル回路網内で、デ
ィジタルまたはアナログ情報を伝送するのに何れの方法
を使用すべきかということである。（ディジタルの）情
報流を個別のパケットに分割して伝送するパケット交換
（スイッチング）はかなり以前より知られている。各パ
ケットは付加的な情報を有しており、とくに他のものの
うち行先（デステイネーション）すなわちアドレス情報
がユーザ情報に加えて含まれている。その結果、接続内
の相手方に対し、これらのパケット アドレスを基礎と
してメッセージ（通信）が伝達される。この場合あるメ
ッセージを実際に伝送するときにおいては、これに対す
る伝送容量があれば良い。
境を考えるとき、目下議論されている問題は、部分的に
広帯域の要求がある状況で、ディジタル回路網内で、デ
ィジタルまたはアナログ情報を伝送するのに何れの方法
を使用すべきかということである。（ディジタルの）情
報流を個別のパケットに分割して伝送するパケット交換
（スイッチング）はかなり以前より知られている。各パ
ケットは付加的な情報を有しており、とくに他のものの
うち行先（デステイネーション）すなわちアドレス情報
がユーザ情報に加えて含まれている。その結果、接続内
の相手方に対し、これらのパケット アドレスを基礎と
してメッセージ（通信）が伝達される。この場合あるメ
ッセージを実際に伝送するときにおいては、これに対す
る伝送容量があれば良い。
さらに、回路の交換（スイッチング）は遙に昔から既
知であり、これにおいてはメッセージが伝送されている
か否かに関係なる、ある呼の全期間に対しての伝送容量
を必要とする。とくに電話回路網においては、一般に２
電話加入者中の１人のみが通話をしている状況にもかか
わらず二線式伝送路が設けられている。
知であり、これにおいてはメッセージが伝送されている
か否かに関係なる、ある呼の全期間に対しての伝送容量
を必要とする。とくに電話回路網においては、一般に２
電話加入者中の１人のみが通話をしている状況にもかか
わらず二線式伝送路が設けられている。
データ トラフィックに対してパケット交換を行うと
毎秒1000パケット以上もの大きさの伝送速度が得られて
いた。現在においては、例えばビデオ通信等の場合にお
いて、将来のパケット交換方法を用いるサービスに対
し、既にこの値の1000倍の数字が必要であることが予期
されている。このような伝送能力を得るためには、高速
パケット交換において、実際の直通接続工程より、時間
を消費するプロトコル（議定内容）の取扱いを分離し、
パケットの行先アドレスに応じてパケットを伝送路内に
分布させる。交換回路網内の直通接続工程を急速にする
ため、極めて急速に解釈しうる大幅に簡単化したプロト
コルを使用する。交換ノード（節）の入力において、入
力データ パケットにその行先に応じた内部アドレス情
報を設けることにより、これら入力データ パケットを
非集中化方法によって処理し、中央交換回路網を通じて
接続し、次で内部アドレス情報を除いて出力に送出す
る。
毎秒1000パケット以上もの大きさの伝送速度が得られて
いた。現在においては、例えばビデオ通信等の場合にお
いて、将来のパケット交換方法を用いるサービスに対
し、既にこの値の1000倍の数字が必要であることが予期
されている。このような伝送能力を得るためには、高速
パケット交換において、実際の直通接続工程より、時間
を消費するプロトコル（議定内容）の取扱いを分離し、
パケットの行先アドレスに応じてパケットを伝送路内に
分布させる。交換回路網内の直通接続工程を急速にする
ため、極めて急速に解釈しうる大幅に簡単化したプロト
コルを使用する。交換ノード（節）の入力において、入
力データ パケットにその行先に応じた内部アドレス情
報を設けることにより、これら入力データ パケットを
非集中化方法によって処理し、中央交換回路網を通じて
接続し、次で内部アドレス情報を除いて出力に送出す
る。
CCITT スタディ コミッション XVIIIは“ドラフト
レコメンデーション I"において、“非同期伝送モー
ド”（Asynchronous Transfer Mode）について記載して
いる。同期伝送モードでは、同期ワードによってのみ、
ある特定の伝送チャネルが時間的分離によって識別でき
る。同期伝送モードにおいては、対応のチャネルはパケ
ット（セル）のアドレス（ヘッダ）によって識別され、
とくにセルの開始点（スタート）が認識されるので、こ
のヘッダを解読（インタープレート）する。この目的に
対し、“フラッグ”または低−レベル同期構造を使用す
るが、これにはある一定のセル長を必要とする。この方
法の１例は“非同期時分割”であり、これにおいては同
期ワードをビット流中に繰返し、繰返し“ダミーセル”
として挿入する。
レコメンデーション I"において、“非同期伝送モー
ド”（Asynchronous Transfer Mode）について記載して
いる。同期伝送モードでは、同期ワードによってのみ、
ある特定の伝送チャネルが時間的分離によって識別でき
る。同期伝送モードにおいては、対応のチャネルはパケ
ット（セル）のアドレス（ヘッダ）によって識別され、
とくにセルの開始点（スタート）が認識されるので、こ
のヘッダを解読（インタープレート）する。この目的に
対し、“フラッグ”または低−レベル同期構造を使用す
るが、これにはある一定のセル長を必要とする。この方
法の１例は“非同期時分割”であり、これにおいては同
期ワードをビット流中に繰返し、繰返し“ダミーセル”
として挿入する。
初期においては、“同期伝送モード”と“非同期伝送
モード”の組合せによるハイブリッド構造が実用上で重
要性を有するはずである。これは極めて大なる資質コス
トの故に回路網の計画者（オペレータ）は同期伝送モー
ドで構成されている既存の回路網を可能な限り使用しよ
うとするからである。
モード”の組合せによるハイブリッド構造が実用上で重
要性を有するはずである。これは極めて大なる資質コス
トの故に回路網の計画者（オペレータ）は同期伝送モー
ドで構成されている既存の回路網を可能な限り使用しよ
うとするからである。
出願番号0,183,592号を付与されたヨーロッパ特許出
願では、広帯域交換方式が提案されており、これにおい
ては、メッセージをセルに分割し、これらセルを非同期
時分割多重方式で広帯域伝送路を通じて伝送する。これ
らの各セルは同じ長さを有するか、あるいは異なる長さ
を有する。これらのセルは、ユーザ情報とアドレス情報
とより成っており、アドレス情報はいわゆる“ヘッダ”
（header）内に収容されている。１つのセルのビット数
は、セル長と定義され、標準化の提案では、ユーザ情報
が120ビットと256ビットの間の値であり、またこの目的
で設けるヘッダは32または16ビットである。セルが伝送
される時間間隔を“フレーム”と定義する。この場合、
あるフレームは有効なセルを含むこともでき、また空で
あっても良い。広帯域交換方式内の２加入間に、“假想
接続”が存するが、これは、加入者装置により伝送され
るセルには不明確でないヘッダ識別符号が付されてお
り、これによって当該交換機（スイッチ）の部分（ノー
ド）はセルを正しく通過させうるからである。ある交換
機ノードにおいて、入力トランクより到来するセルはヘ
ッダの変換により、出力トランクに転送される。あるフ
レーム中に同じ出力トランクに２つまたはそれ以上のセ
ルが到着することがあるので、このような交換ノードに
は、いわゆる順番待合せ用バッファを設ける必要があ
る。待合せ用バッファ内では１個またはそれ以上のセル
が臨時に蓄積され、こらに対し空フレームが利用可能と
なるまで継続して蓄積される。
願では、広帯域交換方式が提案されており、これにおい
ては、メッセージをセルに分割し、これらセルを非同期
時分割多重方式で広帯域伝送路を通じて伝送する。これ
らの各セルは同じ長さを有するか、あるいは異なる長さ
を有する。これらのセルは、ユーザ情報とアドレス情報
とより成っており、アドレス情報はいわゆる“ヘッダ”
（header）内に収容されている。１つのセルのビット数
は、セル長と定義され、標準化の提案では、ユーザ情報
が120ビットと256ビットの間の値であり、またこの目的
で設けるヘッダは32または16ビットである。セルが伝送
される時間間隔を“フレーム”と定義する。この場合、
あるフレームは有効なセルを含むこともでき、また空で
あっても良い。広帯域交換方式内の２加入間に、“假想
接続”が存するが、これは、加入者装置により伝送され
るセルには不明確でないヘッダ識別符号が付されてお
り、これによって当該交換機（スイッチ）の部分（ノー
ド）はセルを正しく通過させうるからである。ある交換
機ノードにおいて、入力トランクより到来するセルはヘ
ッダの変換により、出力トランクに転送される。あるフ
レーム中に同じ出力トランクに２つまたはそれ以上のセ
ルが到着することがあるので、このような交換ノードに
は、いわゆる順番待合せ用バッファを設ける必要があ
る。待合せ用バッファ内では１個またはそれ以上のセル
が臨時に蓄積され、こらに対し空フレームが利用可能と
なるまで継続して蓄積される。
例えば、ヨーロッパ特許出願番号0 183 592号によっ
て既知の如く、これらの待合せバッファ装置は、中央バ
ッファ方式とすることもできるが、この他非集中バッフ
ァ方式とすることもできる。中央バッファ方式では、単
に１個のみのバッファを設け、各入力トランクはその入
力セルをこれに移し、また各出力トランクはこのバッフ
ァより自分宛のセルを再度これより読出す。非中心集中
バッファ方式は、（例えば、ドイツ国特許出願P 3,714,
385・９に発表の如く、）、セルが入力側のみにおいて
バッファされるものと、（例えば、IEEE,B 10.2.1.1987
“The Knockout Switch:A Simple Modular Architectur
e for High Performance Packet Switching"ジェー・エ
ス・イエー他（J.S.Yeh et al）、に発表の如く、出力
トランクの上流のみにバッファを設けたものと、入力バ
ッファと出力バッファとを設けた方式に区分される。交
換マトリクスの各スイッチ点にバッファを設けたとき
は、交換回路網バッファリングと称される。
て既知の如く、これらの待合せバッファ装置は、中央バ
ッファ方式とすることもできるが、この他非集中バッフ
ァ方式とすることもできる。中央バッファ方式では、単
に１個のみのバッファを設け、各入力トランクはその入
力セルをこれに移し、また各出力トランクはこのバッフ
ァより自分宛のセルを再度これより読出す。非中心集中
バッファ方式は、（例えば、ドイツ国特許出願P 3,714,
385・９に発表の如く、）、セルが入力側のみにおいて
バッファされるものと、（例えば、IEEE,B 10.2.1.1987
“The Knockout Switch:A Simple Modular Architectur
e for High Performance Packet Switching"ジェー・エ
ス・イエー他（J.S.Yeh et al）、に発表の如く、出力
トランクの上流のみにバッファを設けたものと、入力バ
ッファと出力バッファとを設けた方式に区分される。交
換マトリクスの各スイッチ点にバッファを設けたとき
は、交換回路網バッファリングと称される。
詳細は上述の公知例に示される如く、広帯域交換方式
のスイッチ点（ノード）の交換回路網の設計には、極め
て根気を要す調査が必要であり、かつ多岐接続路（マニ
ホールド）の関係と、これらの間の相互作用を考慮する
必要がある。さらにこれに加えて、考慮中の交換回路網
に対する回路技術において、現在の半導体のスイッチ時
間の限定内である必要がある。とくにある交換系の交換
回路網を通じ、数個のセルが同時に送出されると、機能
上のネック（欠陥）が生ずる。交換回路網内で必要な回
路数よりも少いリンクしか利用できないときは、各セル
相互間で悪影響を生ずることがある。この点に関し、２
つの種類の相互作用がとくに重大である。これらは競合
（コンテンション:contention）と、輻輳（コンジエン
スション:Congestion）である。
のスイッチ点（ノード）の交換回路網の設計には、極め
て根気を要す調査が必要であり、かつ多岐接続路（マニ
ホールド）の関係と、これらの間の相互作用を考慮する
必要がある。さらにこれに加えて、考慮中の交換回路網
に対する回路技術において、現在の半導体のスイッチ時
間の限定内である必要がある。とくにある交換系の交換
回路網を通じ、数個のセルが同時に送出されると、機能
上のネック（欠陥）が生ずる。交換回路網内で必要な回
路数よりも少いリンクしか利用できないときは、各セル
相互間で悪影響を生ずることがある。この点に関し、２
つの種類の相互作用がとくに重大である。これらは競合
（コンテンション:contention）と、輻輳（コンジエン
スション:Congestion）である。
同じ回路部分が伝送に使用されるべきであると、２つ
のセル（または、これらを送出する回路）間に相互に競
合（コンテンション）が生ずる。原則として、このよう
な際にはセルのうちの１つに他のものに対し、優先順位
を与え、他のセルはこれを待っているか、あるいは消失
せしめる。
のセル（または、これらを送出する回路）間に相互に競
合（コンテンション）が生ずる。原則として、このよう
な際にはセルのうちの１つに他のものに対し、優先順位
を与え、他のセルはこれを待っているか、あるいは消失
せしめる。
輻輳（コンジエスション）状態では、処理されるべき
セルＵをセルＶが待っているが、これと同時にセルＵは
処理されない。これはこのセルＵと第３のセルＷとの間
に競合が存するからである。従って待合せバッファ内で
通常の待合せをしている状態では、バッファ内の第１セ
ルが各フレームサイクル内に伝送される限り、競合状態
ではない。このセルが競合状態となって処理されないと
きにのみ輻輳が生ずるが、かくなるとこの待合せバッフ
ァ内の他の何れのセルも伝送されなくなる。
セルＵをセルＶが待っているが、これと同時にセルＵは
処理されない。これはこのセルＵと第３のセルＷとの間
に競合が存するからである。従って待合せバッファ内で
通常の待合せをしている状態では、バッファ内の第１セ
ルが各フレームサイクル内に伝送される限り、競合状態
ではない。このセルが競合状態となって処理されないと
きにのみ輻輳が生ずるが、かくなるとこの待合せバッフ
ァ内の他の何れのセルも伝送されなくなる。
かかる方式の性能の評価には輻輳の観念がより重要で
ある。これは、假に空でない待合せバッファが１フレー
ム期間の間処理されないとすると、この代りに付加的な
“假想”セルが処理されたと考え得るからである。この
場合假想の負荷と、実負荷との和が本方式により運ばれ
る全負荷となる。ある種の交換回路網では、假想負荷が
殆んど実負荷と同じ位に大きくなることもある。これは
主として入力バッファを使用する交換回路網に生ずる。
ある。これは、假に空でない待合せバッファが１フレー
ム期間の間処理されないとすると、この代りに付加的な
“假想”セルが処理されたと考え得るからである。この
場合假想の負荷と、実負荷との和が本方式により運ばれ
る全負荷となる。ある種の交換回路網では、假想負荷が
殆んど実負荷と同じ位に大きくなることもある。これは
主として入力バッファを使用する交換回路網に生ずる。
ドイツ国特許明細書第3,743,685・６号には、入力バ
ッファを設けた交換回路網が提案されており、これは空
間分割多重交換網の如く、行毎に配置した接続（入力:o
ffering）トランクと、列毎に配置したサービストラン
クとを設けた母線（バス）方式の構造が示されている。
ヘッダ内に含まれている情報事項を評価するため、各交
換（スイッチ）点には独自の評価用論理回路が設けられ
ている。各スイッチ点の入力には、入力バッファが設け
られ、これら入力バッファは、接続トランクより供給さ
れるセルを受信し、セルがサービストランクの１つに到
達する迄これを蓄積する。入力バッファの数はサービス
トランクの数に対応する。加入者または前位の交換ノ
ードによって受信されたフレームは、入力バッファに正
しく、判断され収容される。各交換点に割当てられた比
較器を用いて、メモリ内に記憶されていて列毎に配置さ
れているサービストランクのアドレスと、シフト レジ
スタ内に記憶されているヘッダ内に含まれているルート
（行先）情報とを比較する。この目的で、シフト レジ
スタを一方において比較器に接続し、他方においてバッ
ファ メモリの出力側のスイッチ点に接続する。各サー
ビス トランクに決定回路を割当て、同一ルート情報の
場合、この決定回路により接続すべき入力トランクの順
番を決定する。この順番は、入力トランクの空間配置に
よって決定し、かかる配置では各決定回路は、割当てら
れているすべての比較器を循環的に調査する。
ッファを設けた交換回路網が提案されており、これは空
間分割多重交換網の如く、行毎に配置した接続（入力:o
ffering）トランクと、列毎に配置したサービストラン
クとを設けた母線（バス）方式の構造が示されている。
ヘッダ内に含まれている情報事項を評価するため、各交
換（スイッチ）点には独自の評価用論理回路が設けられ
ている。各スイッチ点の入力には、入力バッファが設け
られ、これら入力バッファは、接続トランクより供給さ
れるセルを受信し、セルがサービストランクの１つに到
達する迄これを蓄積する。入力バッファの数はサービス
トランクの数に対応する。加入者または前位の交換ノ
ードによって受信されたフレームは、入力バッファに正
しく、判断され収容される。各交換点に割当てられた比
較器を用いて、メモリ内に記憶されていて列毎に配置さ
れているサービストランクのアドレスと、シフト レジ
スタ内に記憶されているヘッダ内に含まれているルート
（行先）情報とを比較する。この目的で、シフト レジ
スタを一方において比較器に接続し、他方においてバッ
ファ メモリの出力側のスイッチ点に接続する。各サー
ビス トランクに決定回路を割当て、同一ルート情報の
場合、この決定回路により接続すべき入力トランクの順
番を決定する。この順番は、入力トランクの空間配置に
よって決定し、かかる配置では各決定回路は、割当てら
れているすべての比較器を循環的に調査する。
このような交換設備では、あるサービス トランクに
割当てられているバッファ メモリは、このサービス
トランク宛でないデータも記憶している。ｎ個のサービ
ス トランクがある場合、すべてのバッファ スペース
のうち平均で（ｎ−1/n）×100％が、このようにして不
必要に占有される。このようなバッファ スペースを利
用することができれば、実際に必要とするよりもかなり
余分なバッファ スペースを設ける必要がなくなる。
割当てられているバッファ メモリは、このサービス
トランク宛でないデータも記憶している。ｎ個のサービ
ス トランクがある場合、すべてのバッファ スペース
のうち平均で（ｎ−1/n）×100％が、このようにして不
必要に占有される。このようなバッファ スペースを利
用することができれば、実際に必要とするよりもかなり
余分なバッファ スペースを設ける必要がなくなる。
発明の課題と解決手段 本発明は上述の如き交換回路網を改良し、対応のサー
ビス トランクを通じて伝送しうるデータに対して必要
なバッファ スペースのみを設ければ良いようにして、
バッファ スペースの数を大幅に減少しうる如くした交
換回路網を得ることをその目的とする。
ビス トランクを通じて伝送しうるデータに対して必要
なバッファ スペースのみを設ければ良いようにして、
バッファ スペースの数を大幅に減少しうる如くした交
換回路網を得ることをその目的とする。
本発明では特許請求の範囲第１項に記載の如くして上
述の目的を達成する。
述の目的を達成する。
本発明の他の特徴は特許請求の範囲第２項以下に記載
されている。
されている。
実施例 以下図面により本発明を説明する。
第１図はバッファ メモリ Ｂを有する交換（スイッ
チ）回路網の構成ユニットの実施例を示す。ｍ個の接続
トランク Z1‥‥Zmがこの構成ユニットの入力に接続さ
れる。これらのトランクに到達するセルはサービストラ
ンクＡに導かれる。この構成ユニットは、ｍ個の接続ト
ランクを単一のトランクに集中することができるので、
集線装置として有利に使用することも可能である。各接
続トランク Z1‥‥Zmを比較器Ｃとバッファ メモリ
Ｂとに接続する。バッファ メモリ Ｂの出力をこの構
成ユニットのサービス トランクＡに接続する。入力ク
ロック CLに対しこの構成ユニットのタイミングをとる
に必要なクロック信号をクロック回路Ｔで発生する。入
力セルは入力クロック CLに同期しているか、あるいは
このクロックより抽出されるセルスタート信号BSに同期
しているものとする。比較器Ｃの比較入力はそれぞれ対
応のサービス トランク Ａのアドレスを記憶している
アドレス メモリ SCAに接続する。サービス トラン
ク Ａのアドレスを識別するビット パターンはすべて
の比較器Ｃに対し同一である。
チ）回路網の構成ユニットの実施例を示す。ｍ個の接続
トランク Z1‥‥Zmがこの構成ユニットの入力に接続さ
れる。これらのトランクに到達するセルはサービストラ
ンクＡに導かれる。この構成ユニットは、ｍ個の接続ト
ランクを単一のトランクに集中することができるので、
集線装置として有利に使用することも可能である。各接
続トランク Z1‥‥Zmを比較器Ｃとバッファ メモリ
Ｂとに接続する。バッファ メモリ Ｂの出力をこの構
成ユニットのサービス トランクＡに接続する。入力ク
ロック CLに対しこの構成ユニットのタイミングをとる
に必要なクロック信号をクロック回路Ｔで発生する。入
力セルは入力クロック CLに同期しているか、あるいは
このクロックより抽出されるセルスタート信号BSに同期
しているものとする。比較器Ｃの比較入力はそれぞれ対
応のサービス トランク Ａのアドレスを記憶している
アドレス メモリ SCAに接続する。サービス トラン
ク Ａのアドレスを識別するビット パターンはすべて
の比較器Ｃに対し同一である。
バッファ メモリ Ｂを制御論理回路Ｌに接続する。
この制御論理回路Ｌは第１フリップ フロップ FF1及
び第1AND ゲート U1を有する。フリップ フロップ
FF1のセット入力を比較器Ｃの出力に接続する。フリッ
プ フロップFF1のクロック入力には、クロックを発生
するクロック回路Ｔ内で形成されたセルスタート信号BS
を供給する。フリップ フロップ FF1の出力をアップ
・ダウン カウンタとして構成したカウンタ VRZのア
ップ カウント入力Ｖに接続する。このアップ・ダウン
カウンタ VRZの出力信号を決定回路CAに供給する。
さらにフリップ フロップ FF1の非反転出力を第1AND
（アンド）ゲート U1の第１入力に接続する。クロック
回路Ｔ内で形成されるセル同期信号BBを第1ANDゲート
U1の第２入力に接続する。第1AND ゲート U1の出力を
入力バッファ メモリ Ｂの書込・制御入力に接続す
る。制御・論理回路Ｌはさらに第２フリップ フロップ
FF2と、第2AND ゲート U2を有している。この第2AN
D ゲート U2の第１入力にはセル同期信号BBがさらに
供給されており、またフリップ フロップ FF2のクロ
ック入力にはセル スタート信号BSが供給されている。
第２フリップ フロップ FF2の非反転出力は一方にお
いてANDゲートU2の第２入力に接続され、他方におい
て、アップ・ダウン カウンタ VRZのダウン カウン
ト入力Ｒに接続されている。第2AND ゲート U2の出力
をバッファ メモリ Ｂの入力に接続し、この入力を介
してこのバッファ メモリの読出しが可能化される。
（読出 制御入力）。
この制御論理回路Ｌは第１フリップ フロップ FF1及
び第1AND ゲート U1を有する。フリップ フロップ
FF1のセット入力を比較器Ｃの出力に接続する。フリッ
プ フロップFF1のクロック入力には、クロックを発生
するクロック回路Ｔ内で形成されたセルスタート信号BS
を供給する。フリップ フロップ FF1の出力をアップ
・ダウン カウンタとして構成したカウンタ VRZのア
ップ カウント入力Ｖに接続する。このアップ・ダウン
カウンタ VRZの出力信号を決定回路CAに供給する。
さらにフリップ フロップ FF1の非反転出力を第1AND
（アンド）ゲート U1の第１入力に接続する。クロック
回路Ｔ内で形成されるセル同期信号BBを第1ANDゲート
U1の第２入力に接続する。第1AND ゲート U1の出力を
入力バッファ メモリ Ｂの書込・制御入力に接続す
る。制御・論理回路Ｌはさらに第２フリップ フロップ
FF2と、第2AND ゲート U2を有している。この第2AN
D ゲート U2の第１入力にはセル同期信号BBがさらに
供給されており、またフリップ フロップ FF2のクロ
ック入力にはセル スタート信号BSが供給されている。
第２フリップ フロップ FF2の非反転出力は一方にお
いてANDゲートU2の第２入力に接続され、他方におい
て、アップ・ダウン カウンタ VRZのダウン カウン
ト入力Ｒに接続されている。第2AND ゲート U2の出力
をバッファ メモリ Ｂの入力に接続し、この入力を介
してこのバッファ メモリの読出しが可能化される。
（読出 制御入力）。
フリップ フロップ FF2の反転出力をバッファメモ
リ Ｂの入力OEに接続し、この入力を通じてこのバッフ
ァ メモリ Ｂの読出しが禁止される。（読出 禁止入
力） この回路の動作に関し、まず接続トランク Z1‥‥Zm
上のデータはすべてセル スタート信号に同期している
ものと見なす。各比較器Ｃはそれぞれそれらが附属して
いる接続トランク上に到来するデータを、アドレス メ
モリ SCA内に記憶されているサービス トランク Ａ
のアドレスと連続的に比較する。ルート情報の発生によ
りセル スタート信号BSと同期して、この比較結果を第
１フリップ フロップ FF1内に蓄積する。ルート情報
が、アドレス メモリ SCA内のサービス トランク
Ａのアドレスに対応すると、クロック回路Ｔよりセル同
期信号BBが同時に供給されている第1AND ゲート U
1は、この時第１フリップ フロップ FF1の非反転出力
に存する有意義状態によってゲート開状態となる。この
結果、書込信号SIが形成され、この信号は、接続トラン
ク上に到来するデータをバッファメモリ Ｂ内に書込み
作用を行う。これと同時にカウンタ VRZは第１フリッ
プ フロップ FF1の出力によってインクレメント（増
加）される。カウンタ VRZは第１図に示す好適例のよ
うに、アップ・ダウン カウンタとして構成するのが好
適である。カウンタ VRZの出力信号を決定回路CAの入
力に接続する。この決定回路CAはバッファ メモリ Ｂ
がその内に記憶しているデータをサービス トランクＡ
に転送する順序を制御する。
リ Ｂの入力OEに接続し、この入力を通じてこのバッフ
ァ メモリ Ｂの読出しが禁止される。（読出 禁止入
力） この回路の動作に関し、まず接続トランク Z1‥‥Zm
上のデータはすべてセル スタート信号に同期している
ものと見なす。各比較器Ｃはそれぞれそれらが附属して
いる接続トランク上に到来するデータを、アドレス メ
モリ SCA内に記憶されているサービス トランク Ａ
のアドレスと連続的に比較する。ルート情報の発生によ
りセル スタート信号BSと同期して、この比較結果を第
１フリップ フロップ FF1内に蓄積する。ルート情報
が、アドレス メモリ SCA内のサービス トランク
Ａのアドレスに対応すると、クロック回路Ｔよりセル同
期信号BBが同時に供給されている第1AND ゲート U
1は、この時第１フリップ フロップ FF1の非反転出力
に存する有意義状態によってゲート開状態となる。この
結果、書込信号SIが形成され、この信号は、接続トラン
ク上に到来するデータをバッファメモリ Ｂ内に書込み
作用を行う。これと同時にカウンタ VRZは第１フリッ
プ フロップ FF1の出力によってインクレメント（増
加）される。カウンタ VRZは第１図に示す好適例のよ
うに、アップ・ダウン カウンタとして構成するのが好
適である。カウンタ VRZの出力信号を決定回路CAの入
力に接続する。この決定回路CAはバッファ メモリ Ｂ
がその内に記憶しているデータをサービス トランクＡ
に転送する順序を制御する。
決定回路CAが、例えば接続トランク Z1によって供給
されたデータを付属のバッファ メモリ Ｂより読出す
ことを決定すると、この決定回路CAは対応の信号を対応
の第２フリップ フロップ FF2に出力する。この場
合、第２フリップ フロップ FF2の非反転出力には有
意義状態が存し、一方AND ゲート U2はその第２入力
にセル同期信号BBが供給される。この結果第2AND ゲー
ト U2はゲート開動作をし、読出信号SOをバッファ メ
モリ Ｂに出力し、これによりバッファ メモリ Ｂは
記憶データをサービス トランク Ａに出力する。この
間に、それぞれ対応の第２フリップ フロップ FF2の
反転出力より生ずる読出禁止信号OEがこの構成ユニット
の内で接続トランク Z1‥‥Zmに接続されている他のバ
ッファ メモリＢに存在しているのでこれらのバッファ
メモリ Ｂは読出されない。アップ・ダウン カウン
タ VRZのダウン カウント入力Ｒに加わるフリップ
フロップ FF2の出力信号は、バッファ メモリ Ｂが
動作すると同時にカウンタ VRZをリセットする。
されたデータを付属のバッファ メモリ Ｂより読出す
ことを決定すると、この決定回路CAは対応の信号を対応
の第２フリップ フロップ FF2に出力する。この場
合、第２フリップ フロップ FF2の非反転出力には有
意義状態が存し、一方AND ゲート U2はその第２入力
にセル同期信号BBが供給される。この結果第2AND ゲー
ト U2はゲート開動作をし、読出信号SOをバッファ メ
モリ Ｂに出力し、これによりバッファ メモリ Ｂは
記憶データをサービス トランク Ａに出力する。この
間に、それぞれ対応の第２フリップ フロップ FF2の
反転出力より生ずる読出禁止信号OEがこの構成ユニット
の内で接続トランク Z1‥‥Zmに接続されている他のバ
ッファ メモリＢに存在しているのでこれらのバッファ
メモリ Ｂは読出されない。アップ・ダウン カウン
タ VRZのダウン カウント入力Ｒに加わるフリップ
フロップ FF2の出力信号は、バッファ メモリ Ｂが
動作すると同時にカウンタ VRZをリセットする。
従って決定回路CAはアップ・ダウン カウンタ VRZ
のカウントとともに動作する。カウンタ情報の種類によ
って、種々の態様でサービス トランクＡの割当てが行
われる。
のカウントとともに動作する。カウンタ情報の種類によ
って、種々の態様でサービス トランクＡの割当てが行
われる。
本回路の第１の利点はカウンタVRZは、カウントがゼ
ロより大であることを示す信号のみを出力することであ
る。カウントがゼロに等しいことを表示するカウンタの
出力の信号は評価されない。この場合、メッセージを蓄
積しているバッファ メモリは循環的にセルをサービス
トランク Ａに送出する。
ロより大であることを示す信号のみを出力することであ
る。カウントがゼロに等しいことを表示するカウンタの
出力の信号は評価されない。この場合、メッセージを蓄
積しているバッファ メモリは循環的にセルをサービス
トランク Ａに送出する。
第２図は16個の入力トランクに対する交換回路網にお
けるこの目的に適した決定回路CAの１例を示す。この種
決定回路は同じ構造の個別論理回路LCAによって構成さ
れており、これらの各論理回路はそれぞれ１つのカウン
タの出力に接続されている。カウンタ VRZ1に付属する
論理回路はエッジ・トリガ Ｄ型 フリップ フロップ
DFF1を有し、そのＤ入力をAND ゲート UCA1の出力
に接続し、それぞれアップ・ダウンカウンタとして構成
されているカウンタ VRZ1の出力をこのAND ゲート U
CA1の第１入力に接続する。このＤ型 フリップ フロ
ップ DFF1の反転出力をNOR（ノア）ゲート NOR1に接
続し、またこのＤ型 フリップ フロップ DFF1の非反
転出力をOR ゲート OCA1に接続する。これらのNORゲ
ートの出力は決定回路CAの出力ACA1,ACA2‥‥を構成
し、これらは第１図に示した回路のバッファ メモリの
制御論理回路の対応の入力に接続されている。Ｄ型 フ
リップ フロップDFF2‥‥DFF16のクロック入力はOR
ゲートを通じてそれぞれ前位のＤ型 フリップ フロッ
プ DFF1‥‥DFF15の非反転出力に接続されているの
で、これらの各個別のＤ型 フリップ フロップは直列
に接続されているものと考えることができる。
けるこの目的に適した決定回路CAの１例を示す。この種
決定回路は同じ構造の個別論理回路LCAによって構成さ
れており、これらの各論理回路はそれぞれ１つのカウン
タの出力に接続されている。カウンタ VRZ1に付属する
論理回路はエッジ・トリガ Ｄ型 フリップ フロップ
DFF1を有し、そのＤ入力をAND ゲート UCA1の出力
に接続し、それぞれアップ・ダウンカウンタとして構成
されているカウンタ VRZ1の出力をこのAND ゲート U
CA1の第１入力に接続する。このＤ型 フリップ フロ
ップ DFF1の反転出力をNOR（ノア）ゲート NOR1に接
続し、またこのＤ型 フリップ フロップ DFF1の非反
転出力をOR ゲート OCA1に接続する。これらのNORゲ
ートの出力は決定回路CAの出力ACA1,ACA2‥‥を構成
し、これらは第１図に示した回路のバッファ メモリの
制御論理回路の対応の入力に接続されている。Ｄ型 フ
リップ フロップDFF2‥‥DFF16のクロック入力はOR
ゲートを通じてそれぞれ前位のＤ型 フリップ フロッ
プ DFF1‥‥DFF15の非反転出力に接続されているの
で、これらの各個別のＤ型 フリップ フロップは直列
に接続されているものと考えることができる。
決定回路CAの第１クロック入力にクロック回路Ｔで形
成された一連のスイッチ信号Aiが生ずる。スイッチ信号
Aiの正の縁部は、比較器Ｃの比較結果がアップ・ダウン
カウンタ VRZに転送された後に生ずる。信号Aiは決
定回路CAのすべてのOR ゲート OCA1〜OCA16の１入力
に供給され、さらにこれに加えて第1D型フリップ フロ
ップ DFF1のクロック入力に供給される。この決定回路
CAの出力に生じ、OR ゲート OCA16の出力に生ずる出
力信号は、インバータ INを介して決定回路CAの他の入
力に帰還され、これは一連のステップ（スイッチ）信号
Aeとなり、AND ゲート U1‥‥U16の第２入力に生ず
る。さらに加えてこの信号は交換方式内の他の決定回路
に供給することもできる。
成された一連のスイッチ信号Aiが生ずる。スイッチ信号
Aiの正の縁部は、比較器Ｃの比較結果がアップ・ダウン
カウンタ VRZに転送された後に生ずる。信号Aiは決
定回路CAのすべてのOR ゲート OCA1〜OCA16の１入力
に供給され、さらにこれに加えて第1D型フリップ フロ
ップ DFF1のクロック入力に供給される。この決定回路
CAの出力に生じ、OR ゲート OCA16の出力に生ずる出
力信号は、インバータ INを介して決定回路CAの他の入
力に帰還され、これは一連のステップ（スイッチ）信号
Aeとなり、AND ゲート U1‥‥U16の第２入力に生ず
る。さらに加えてこの信号は交換方式内の他の決定回路
に供給することもできる。
以下においては、上述の決定回路の論理動作を詳細に
説明する。
説明する。
説明にあたり、目下丁度ある動作サイクルが終了した
状態であって、アップ・ダウン カウンタ VRZ1‥‥VR
Z16よりの新たな入力情報が決定回路の入力に生じたも
のとする。前述の一連のステップ信号Aiは有意義な論理
状態“LOW・（低）”を生じ、すべてのＤ型 フリップ
フロップ DFF1‥‥DFF16はこの有意義情報“LOW"を
記憶する。次で、有意義論理状態“HIGH・（高）”を有
する一連のステップ信号がAND ゲート UCA1‥‥UCA16
の各第２入力に生じ、対応のカウンタよりゼロより大な
る出力状態が供給されると、これらすべてのAND ゲー
トは動作可能となる。
状態であって、アップ・ダウン カウンタ VRZ1‥‥VR
Z16よりの新たな入力情報が決定回路の入力に生じたも
のとする。前述の一連のステップ信号Aiは有意義な論理
状態“LOW・（低）”を生じ、すべてのＤ型 フリップ
フロップ DFF1‥‥DFF16はこの有意義情報“LOW"を
記憶する。次で、有意義論理状態“HIGH・（高）”を有
する一連のステップ信号がAND ゲート UCA1‥‥UCA16
の各第２入力に生じ、対応のカウンタよりゼロより大な
る出力状態が供給されると、これらすべてのAND ゲー
トは動作可能となる。
次で一連のステップ信号Ai内に正の縁部が生ずると、
OR ゲート OCA16内の過渡時間によって生ずるゲート
遅延の後この信号は決定回路CAを通過し、この入力デー
タはＤ型 フリップ フロップ DFF1‥‥DFF16に転送
される。これによって付属のカウンタがゼロより大なる
出力状態を有している各フリップ フロップはその非反
転出力に有意義論理状態“HIGH"を有する。インバータ
INを通過する際の遅延の後、これら一連のステップ信
号Aiは有意義論理状態“LOW"となり、すべてのAND ゲ
ート UCA1〜UCA16は不作動となる。すなわちＤ型 フ
リップ フロップのクロックに対し充分な時間期間の
後、前記一連のステップ信号Aiは有意義論理状態“LOW"
となる。この負の縁部はORゲートのチエインを通過して
“HIGH"を記憶している第１のフリップ フロップに至
る。この信号は、Ｄ型 フリップ フロップの反転出力
における出力信号を付属のNOR ゲートを通じて対応の
出力ACAにスイッチする作用を行う。出力ACAにおけるこ
の出力信号は、対応のバッファ メモリ Ｂ内に記憶さ
れているデータを第１図の回路内の第２フリップ フロ
ップ FF2を通じてサービス トランク Ａに読出す作
用を行う。これと同時に関連のＤ型 フリップ フロッ
プは一連の回路中の後続するＤ型フリップ フロップに
対し、その非反転出力における有意義論理状態“HIGH"
によって動作を禁止する。この動作により駆動されたバ
ッファメモリよりデータが読出された後、クロック回路
内で一連のステップ信号Aiの正縁部が形成される。その
結果、これ迄有意義状態“HIGH"を生じていたＤ型 フ
リップ フロップはリセットされ、有意義論理状態“LO
W"となる。この場合一連のステップ信号Aiが再び有意義
論理状態LOW"となると、付属のＤ型 フリップ フロッ
プが有意義論理状態“HIGH"を記憶している次のバッフ
ァ メモリが読出され得る。上述の動作サイクルは、一
連の回路のうち有意義論理状態“HIGH"であった最後の
Ｄ型 フリップ フロップがリセットされる迄継続され
る。この際、一連のステップ信号Aiの次の正の縁部にお
いて、入力データがＤ型 フリップ フロップ DFF1‥
‥DFF16に転送される。この縁部は、一連のステップ信
号Aiの正縁部の固定パターン内に入る。
OR ゲート OCA16内の過渡時間によって生ずるゲート
遅延の後この信号は決定回路CAを通過し、この入力デー
タはＤ型 フリップ フロップ DFF1‥‥DFF16に転送
される。これによって付属のカウンタがゼロより大なる
出力状態を有している各フリップ フロップはその非反
転出力に有意義論理状態“HIGH"を有する。インバータ
INを通過する際の遅延の後、これら一連のステップ信
号Aiは有意義論理状態“LOW"となり、すべてのAND ゲ
ート UCA1〜UCA16は不作動となる。すなわちＤ型 フ
リップ フロップのクロックに対し充分な時間期間の
後、前記一連のステップ信号Aiは有意義論理状態“LOW"
となる。この負の縁部はORゲートのチエインを通過して
“HIGH"を記憶している第１のフリップ フロップに至
る。この信号は、Ｄ型 フリップ フロップの反転出力
における出力信号を付属のNOR ゲートを通じて対応の
出力ACAにスイッチする作用を行う。出力ACAにおけるこ
の出力信号は、対応のバッファ メモリ Ｂ内に記憶さ
れているデータを第１図の回路内の第２フリップ フロ
ップ FF2を通じてサービス トランク Ａに読出す作
用を行う。これと同時に関連のＤ型 フリップ フロッ
プは一連の回路中の後続するＤ型フリップ フロップに
対し、その非反転出力における有意義論理状態“HIGH"
によって動作を禁止する。この動作により駆動されたバ
ッファメモリよりデータが読出された後、クロック回路
内で一連のステップ信号Aiの正縁部が形成される。その
結果、これ迄有意義状態“HIGH"を生じていたＤ型 フ
リップ フロップはリセットされ、有意義論理状態“LO
W"となる。この場合一連のステップ信号Aiが再び有意義
論理状態LOW"となると、付属のＤ型 フリップ フロッ
プが有意義論理状態“HIGH"を記憶している次のバッフ
ァ メモリが読出され得る。上述の動作サイクルは、一
連の回路のうち有意義論理状態“HIGH"であった最後の
Ｄ型 フリップ フロップがリセットされる迄継続され
る。この際、一連のステップ信号Aiの次の正の縁部にお
いて、入力データがＤ型 フリップ フロップ DFF1‥
‥DFF16に転送される。この縁部は、一連のステップ信
号Aiの正縁部の固定パターン内に入る。
すべての接続トランクに対しサービス トランクのト
ラフィック量が均等に分布していると、この決定回路の
実施例により行われる方法が最適になると考えられる。
しかしながら実際の場合、接続トランクにわたってのト
ラフィック量の均等分布は原則でなく、むしろ例外であ
る。これに代り、セルの発生の非同期の性質によって、
数少ない接続トランク Ｚに瞬間的トラフィックのピー
クが生じ、これによって対応のバッファ メモリがオー
バー フローすることが予期される。この危険性はこれ
らの対応のバッファ メモリを負荷の少いものよりも頻
度多く読出すことにより対処できる。かくすると、当該
のバッファ メモリは入力パケット流に対しより大なる
容量を持ったようになる。
ラフィック量が均等に分布していると、この決定回路の
実施例により行われる方法が最適になると考えられる。
しかしながら実際の場合、接続トランクにわたってのト
ラフィック量の均等分布は原則でなく、むしろ例外であ
る。これに代り、セルの発生の非同期の性質によって、
数少ない接続トランク Ｚに瞬間的トラフィックのピー
クが生じ、これによって対応のバッファ メモリがオー
バー フローすることが予期される。この危険性はこれ
らの対応のバッファ メモリを負荷の少いものよりも頻
度多く読出すことにより対処できる。かくすると、当該
のバッファ メモリは入力パケット流に対しより大なる
容量を持ったようになる。
第３図は負荷の大なるバッファ メモリをより頻度高
く読出すようにした決定回路の実施例の回路図である。
本回路においては、カウントがゼロに等しいかあるいは
ゼロより大であるかの評価を行うのみでなく、カウント
ｎが所定のスレショールド値ｋより大であるか否かを
評価し、付加的なスレショールド基準を評価検討するよ
うに構成されている。この目的に対し、各アップ・ダウ
ン カウンタ VRZ1‥‥VRZ16には２つの出力が設けら
れており、これらのおのおのが決定回路の論理回路とし
て動作する。
く読出すようにした決定回路の実施例の回路図である。
本回路においては、カウントがゼロに等しいかあるいは
ゼロより大であるかの評価を行うのみでなく、カウント
ｎが所定のスレショールド値ｋより大であるか否かを
評価し、付加的なスレショールド基準を評価検討するよ
うに構成されている。この目的に対し、各アップ・ダウ
ン カウンタ VRZ1‥‥VRZ16には２つの出力が設けら
れており、これらのおのおのが決定回路の論理回路とし
て動作する。
原則的にいって、第３図示の決定回路を構成している
論理回路の構造及び動作は、第２図の決定回路において
説明した論理回路LCAのものに対応する。
論理回路の構造及び動作は、第２図の決定回路において
説明した論理回路LCAのものに対応する。
この決定回路も直列接続したエッジ トリガＤ型 フ
リップ フロップを有しており、これらの各Ｄ型 フリ
ップ フロップのＤ入力はANDゲートを通じてアップ・
ダウン カウンタの１つの出力に接続されており、また
これらＤ型フリップ フロップの非反転出力はORゲート
に接続されており、反転出力はNORゲートに接続されて
いる。これらの回路の１つのユニットは、Ｄ型フリップ
フロップ、AND ゲート、OR ゲート、及びNOR ゲート
を有しており、これらを組合せて１つの論理回路を構成
している。カウンタ VRZ1に対し、論理回路LCA1が第１
出力（ｎ＞０）に付属し、論理回路LCA2が第２出力（ｎ
＞ｋ）に付属して設けられるよう配置する。アップ・ダ
ウン カウンタの１つに付属して設けられたこれら２つ
の論理回路の各出力はOR ゲートを通じて組合せる。カ
ウンタ VRZ1に付属する論理回路LCA1及びLCA2の場合
は、OR ゲート ORV1がこれに用いられる。
リップ フロップを有しており、これらの各Ｄ型 フリ
ップ フロップのＤ入力はANDゲートを通じてアップ・
ダウン カウンタの１つの出力に接続されており、また
これらＤ型フリップ フロップの非反転出力はORゲート
に接続されており、反転出力はNORゲートに接続されて
いる。これらの回路の１つのユニットは、Ｄ型フリップ
フロップ、AND ゲート、OR ゲート、及びNOR ゲート
を有しており、これらを組合せて１つの論理回路を構成
している。カウンタ VRZ1に対し、論理回路LCA1が第１
出力（ｎ＞０）に付属し、論理回路LCA2が第２出力（ｎ
＞ｋ）に付属して設けられるよう配置する。アップ・ダ
ウン カウンタの１つに付属して設けられたこれら２つ
の論理回路の各出力はOR ゲートを通じて組合せる。カ
ウンタ VRZ1に付属する論理回路LCA1及びLCA2の場合
は、OR ゲート ORV1がこれに用いられる。
各カウンタよりの付加的な信号を考慮に入れるため、
ｎ＞ｋ（ｎがｋより大）なる条件に見合うバッファ メ
モリは、次のバッファ メモリに問合せ（インテロゲー
ション）が行われる前にサービス トランク Ａに２つ
のセルを伝送することができる。決定回路の決定に当
り、さらに他のスレショールド基準を設けることにより
各個別のバッファ メモリの異なる負荷に対するよりい
っそうの考慮をはらうことができる。またこれに加えて
上述の論理回路LCAを複数個並列に接続して、ｎ＞ｋの
出力信号を有するカウンタ VRZの出力に接続し、その
出力トランクに対するアクセス数を増加させることもで
きる。各接続トランクに対し、相異なるスレショールド
値ｋを選択し、静的優先順位を与えることもできる。
ｎ＞ｋ（ｎがｋより大）なる条件に見合うバッファ メ
モリは、次のバッファ メモリに問合せ（インテロゲー
ション）が行われる前にサービス トランク Ａに２つ
のセルを伝送することができる。決定回路の決定に当
り、さらに他のスレショールド基準を設けることにより
各個別のバッファ メモリの異なる負荷に対するよりい
っそうの考慮をはらうことができる。またこれに加えて
上述の論理回路LCAを複数個並列に接続して、ｎ＞ｋの
出力信号を有するカウンタ VRZの出力に接続し、その
出力トランクに対するアクセス数を増加させることもで
きる。各接続トランクに対し、相異なるスレショールド
値ｋを選択し、静的優先順位を与えることもできる。
第１図の回路でAND ゲート U2を介して、バッファ
メモリを読出し信号として動作させるフリップ フロ
ップ FF2の有意義状態は、入力Ｒを通じてカウンタ V
RZをリセットする。動作状態となったバッファ メモリ
よりデータが読出された後、丁度これ迄“HIGH"状態で
あったＤ型 フリップ フロップは、一連のステップ信
号Aiの正縁部によってリセットされ、一連のステップ信
号Aeにおいて“LOW"状態となる。このため決定回路内の
有意義“HIGH"状態を呈しているＤ型 フリップ フロ
ップが付属している次位のバッファ メモリが読出さ
れ、一連のステップ信号Aiのパルスの負縁部は前位のOR
ゲートの全チエインを通過する。読出しプロセスは各
個別のゲート通過時間の和だけ遅延する。従ってこれら
の過渡時間を減少させ、読出しプロセス時間を短縮して
急速読出可能にする必要がある。
メモリを読出し信号として動作させるフリップ フロ
ップ FF2の有意義状態は、入力Ｒを通じてカウンタ V
RZをリセットする。動作状態となったバッファ メモリ
よりデータが読出された後、丁度これ迄“HIGH"状態で
あったＤ型 フリップ フロップは、一連のステップ信
号Aiの正縁部によってリセットされ、一連のステップ信
号Aeにおいて“LOW"状態となる。このため決定回路内の
有意義“HIGH"状態を呈しているＤ型 フリップ フロ
ップが付属している次位のバッファ メモリが読出さ
れ、一連のステップ信号Aiのパルスの負縁部は前位のOR
ゲートの全チエインを通過する。読出しプロセスは各
個別のゲート通過時間の和だけ遅延する。従ってこれら
の過渡時間を減少させ、読出しプロセス時間を短縮して
急速読出可能にする必要がある。
このような過渡時間を減少させた決定回路の例を第４
図に示す。本例回路においても、アップ・ダウン カウ
ンタの各出力には論理回路LCAを附属させて設けてあ
り、これらの論理回路LCAは第２図について説明したよ
うにＤ型 フリップ フロップ、AND ゲート、OR ゲ
ート、並びにNORゲートを有する。カウンタの各出力に
それぞれ対応するように設けられているこれら論理回路
の各出力は同じくOR ゲートを通じて対応の出力ACA1‥
‥に接続されている。説明の理解を容易にするため第４
図においては、以下の説明に表われてこない各部分には
番号を附してない。第３図の回路と異なり、４個の隣接
論理回路のＤ型 フリップ フロップの非反転出力はそ
れぞれ１つの群とし、１つのOR ゲートの入力に接続し
てある。図示の例では、カウンタ VRZ1及びVRZ2に附属
するＤ型 フリップ フロップ DFF11,DFF12,DFF21,DF
F22の非反転出力をOR ゲートORZ1の入力に接続する。
これら４個のＤ型 フリップ フロップのすべてが有意
義論理状態“LOW"を呈すると、一連のステップ信号Aiの
負の縁部のみが、OR ゲート ORZ1を通過するだけで動
作が行われるので、本回路ではこのゲート通過時間の遅
延が生ずるのみである。このゲート通過時間はOR ゲー
ト ORZ1のものである。この回路では、ゲート通過時間
の最大は次で与えられる。
図に示す。本例回路においても、アップ・ダウン カウ
ンタの各出力には論理回路LCAを附属させて設けてあ
り、これらの論理回路LCAは第２図について説明したよ
うにＤ型 フリップ フロップ、AND ゲート、OR ゲ
ート、並びにNORゲートを有する。カウンタの各出力に
それぞれ対応するように設けられているこれら論理回路
の各出力は同じくOR ゲートを通じて対応の出力ACA1‥
‥に接続されている。説明の理解を容易にするため第４
図においては、以下の説明に表われてこない各部分には
番号を附してない。第３図の回路と異なり、４個の隣接
論理回路のＤ型 フリップ フロップの非反転出力はそ
れぞれ１つの群とし、１つのOR ゲートの入力に接続し
てある。図示の例では、カウンタ VRZ1及びVRZ2に附属
するＤ型 フリップ フロップ DFF11,DFF12,DFF21,DF
F22の非反転出力をOR ゲートORZ1の入力に接続する。
これら４個のＤ型 フリップ フロップのすべてが有意
義論理状態“LOW"を呈すると、一連のステップ信号Aiの
負の縁部のみが、OR ゲート ORZ1を通過するだけで動
作が行われるので、本回路ではこのゲート通過時間の遅
延が生ずるのみである。このゲート通過時間はOR ゲー
ト ORZ1のものである。この回路では、ゲート通過時間
の最大は次で与えられる。
（群の数）＋（群当りのフリップ フロップの数）−
２。
２。
ここにおいて、（群の数）が、（群当りのフリップ
フロップ数）に等しくなるとき、上の数は最小となる。
フロップ数）に等しくなるとき、上の数は最小となる。
ゲート通過時間を短くする決定回路の他の例を第５図
に示した。この決定回路も、それぞれ第３図に示す如く
の、Ｄ型 フリップ フロップ、AND ゲート、OR ゲ
ート、NOR ゲートを有する。個別の論理回路（アセン
ブリ）LCAで構成されている。あるカウンタの出力に附
属するこれら論理回路LCAもOR ゲートによってOR（オ
ア）論理処理が加えられる。各Ｄ型 フリップ フロッ
プの非反転出力も群（グループ）をなすように組合わさ
れる。上述の第３図の説明では、説明を行う素子のみに
符号を付したが、第５図でも簡明化のためこれと同様と
する。
に示した。この決定回路も、それぞれ第３図に示す如く
の、Ｄ型 フリップ フロップ、AND ゲート、OR ゲ
ート、NOR ゲートを有する。個別の論理回路（アセン
ブリ）LCAで構成されている。あるカウンタの出力に附
属するこれら論理回路LCAもOR ゲートによってOR（オ
ア）論理処理が加えられる。各Ｄ型 フリップ フロッ
プの非反転出力も群（グループ）をなすように組合わさ
れる。上述の第３図の説明では、説明を行う素子のみに
符号を付したが、第５図でも簡明化のためこれと同様と
する。
第３図の決定回路の例では、各Ｄ型 フリップ フロ
ップの非反転出力は、同じ論理回路内で、OR ゲート回
路の１入力にそれぞれ接続していた。第５図示の例で
は、さらにこれに加えて、Ｄ型 フリップ フロップの
非反転出力を１つの群の後位のOR ゲートの１入力に接
続する。すなわち、この例では、Ｄ型 フリップ フロ
ップDFF11の非反転出力を、OR ゲート OR11の入力に
接続すると共に、２つのカウンタVRZ1及びVRZ2に属する
群の４個の論理回路（LCA）のそれぞれ後位の論理回路
（LCA）のOR ゲート、すなわちOR12,OR21,OR22の各１
入力にも接続する。このように構成すると、例えばこの
群で、第1D型 フリップ フロップの出力の有意義状態
は、同じ群の最終のOR ゲート OR22に直接加えられる
こととなる。従って１つの群のゲート通過時間は１つの
ゲート通過時間に等しくなる。この理由によって、すべ
てのフリップ フロップをこのようなパターンにより、
１つの群に形成し、Ai信号に対して、単に１つのゲート
通過時間しか要さないようにすることもできる。
ップの非反転出力は、同じ論理回路内で、OR ゲート回
路の１入力にそれぞれ接続していた。第５図示の例で
は、さらにこれに加えて、Ｄ型 フリップ フロップの
非反転出力を１つの群の後位のOR ゲートの１入力に接
続する。すなわち、この例では、Ｄ型 フリップ フロ
ップDFF11の非反転出力を、OR ゲート OR11の入力に
接続すると共に、２つのカウンタVRZ1及びVRZ2に属する
群の４個の論理回路（LCA）のそれぞれ後位の論理回路
（LCA）のOR ゲート、すなわちOR12,OR21,OR22の各１
入力にも接続する。このように構成すると、例えばこの
群で、第1D型 フリップ フロップの出力の有意義状態
は、同じ群の最終のOR ゲート OR22に直接加えられる
こととなる。従って１つの群のゲート通過時間は１つの
ゲート通過時間に等しくなる。この理由によって、すべ
てのフリップ フロップをこのようなパターンにより、
１つの群に形成し、Ai信号に対して、単に１つのゲート
通過時間しか要さないようにすることもできる。
上述の如く、第１図の回路構成のものは集線装置とし
て有利に使用することができる。これによるとｍ個のト
ランクよりのデータ流を１個の出力トランクに集中する
ことができる。この場合、反対方向には他の１つの構成
ユニットを設け、入力トランクよりの到来データを、そ
のルート情報に応じてｎ個の出力トランクに向けるよう
にスイッチする必要がある。これはデマルチプレクサ機
能に対応する。
て有利に使用することができる。これによるとｍ個のト
ランクよりのデータ流を１個の出力トランクに集中する
ことができる。この場合、反対方向には他の１つの構成
ユニットを設け、入力トランクよりの到来データを、そ
のルート情報に応じてｎ個の出力トランクに向けるよう
にスイッチする必要がある。これはデマルチプレクサ機
能に対応する。
この目的に適した回路を第６図に示した。接続トラン
クＺによって到来するデータを数個のトランク（ANDゲ
ート UD1‥‥UD16）に提供する。比較器Ｃによって、
ルート情報と、アドレス メモリ SCA1‥‥SCA16内に
記憶されている出力トランク A1‥‥A16のアドレスと
の比較により附属のフリップ フロップ FF1‥‥FF16
に記憶された値に応じて、各AND ゲートはデータを出
力トランク A1‥‥A16に対し切替え接続して供給す
る。
クＺによって到来するデータを数個のトランク（ANDゲ
ート UD1‥‥UD16）に提供する。比較器Ｃによって、
ルート情報と、アドレス メモリ SCA1‥‥SCA16内に
記憶されている出力トランク A1‥‥A16のアドレスと
の比較により附属のフリップ フロップ FF1‥‥FF16
に記憶された値に応じて、各AND ゲートはデータを出
力トランク A1‥‥A16に対し切替え接続して供給す
る。
第１図は本発明交換回路網の構成ユニットを示すブロッ
ク化した回路図、 第２図は決定回路のブロック図、 第３図は決定回路の変形のブロック図、 第４図は決定回路のさらに他の例のブロック図、 第５図は決定回路のさらに他の例のブロック図、 第６図は分配回路の１例のブロック図である。 Ａ……サービス トランク Ｂ……バッファ メモリ Ｃ……比較器 SAC……アドレス メモリ Ｌ……制御論理回路 Ｔ……クロック回路 FF……フリップ フロップ Ｕ……アンド ゲート VRZ……アップ・ダウン カウンタ CA……決定回路 DFF……Ｄ型 フリップ フロップ AND……AND（アンド）ゲート OR……OR（オア）ゲート
ク化した回路図、 第２図は決定回路のブロック図、 第３図は決定回路の変形のブロック図、 第４図は決定回路のさらに他の例のブロック図、 第５図は決定回路のさらに他の例のブロック図、 第６図は分配回路の１例のブロック図である。 Ａ……サービス トランク Ｂ……バッファ メモリ Ｃ……比較器 SAC……アドレス メモリ Ｌ……制御論理回路 Ｔ……クロック回路 FF……フリップ フロップ Ｕ……アンド ゲート VRZ……アップ・ダウン カウンタ CA……決定回路 DFF……Ｄ型 フリップ フロップ AND……AND（アンド）ゲート OR……OR（オア）ゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−144945（ＪＰ，Ａ) 特開 昭63−102527（ＪＰ，Ａ) 特開 昭58−222640（ＪＰ，Ａ) 特開 昭63−177695（ＪＰ，Ａ) 特公 昭58−57940（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56
Claims (13)
- 【請求項１】時分割多重方式でセルを伝送する交換方式
用の交換回路網であり、 −接続トランク（入りトランク）とサービストランク
（出トランク）との間にバッファメモリを有し、 −前記サービストランクのアドレスがルート情報コード
と対応する場合、前記バッファメモリにブロックを書き
込む信号を作るための前記バッファメモリに割り当てら
れた比較器を有し、及び −アドレスとルート情報との間に多重対応がある場合、
セルがバッファメモリから読み出されるべき順序を決定
する決定回路を有する、 交換方式用の交換回路網において、前記決定回路が、個
々の前記バッファメモリに記憶されたセルの数に基づい
て、前記セルが前記バッファメモリから読み出される順
序を決定することを特徴とする交換方式用の交換回路
網。 - 【請求項２】各バッファメモリには、カウンタを付属さ
せて設け、これに比較器により定めるルート情報とサー
ビストランクのアドレス間の比較結果を供給し、カウン
タの出力を決定回路に接続し、この決定回路によってカ
ウンタの出力値により読出されるべきバッファメモリの
順序を決定する如くした請求項１記載の交換回路網。 - 【請求項３】カウンタが、アップ・ダウンカウンタとし
て構成されている請求項２記載の交換回路網。 - 【請求項４】各比較器を第１フリップフロップに接続
し、そのクロック入力に交換設備内で形成されるセルス
タート信号を供給し、第１フリップフロップの出力をカ
ウンタの入力並びに第1ANDゲートの１つの入力に接続
し、この第1ANDゲートの第２入力には交換設備内で形成
されるセル同期信号が供給されており、該第1ANDゲート
の出力をバッファメモリの制御入力に接続してなる請求
項２または３記載の交換回路網。 - 【請求項５】さらに他のフリップフロップを設け、これ
を決定回路の出力に接続し、またそのクロック入力には
セルスタート信号を供給し、その出力は、セル同期信号
が加えられているさらに他のANDゲートを通じてバッフ
ァメモリの他の入力に接続されており、この入力を介し
て該バッファメモリの読出しを可能化する請求項４記載
の交換回路網。 - 【請求項６】他のフリップフロップの出力を、カウンタ
の他の入力に接続した請求項５記載の交換回路網。 - 【請求項７】各カウンタに少くとも１つの論理回路を附
属させて設け、これにより接続されたカウンタの出力の
有意義状態に応じて対応のバッファメモリの読出しを制
御する如くした請求項２ないし６のいずれかいに記載の
交換回路網。 - 【請求項８】決定回路の各論理回路はフリップフロップ
を有し、その入力をANDゲートを通じて対応の１カウン
タに接続し、その出力を一方においてORゲートに接続
し、他方においてNORゲートに接続してなる請求項７記
載の交換回路網。 - 【請求項９】第１フリップフロップのクロック入力と、
決定回路の第10Rゲートの１入力と、最終ORゲートの１
入力と、第1NORゲートの１入力に交換設備内で形成され
る第１連のステップ信号を供給し、各ORゲートをそれぞ
れ後位のORゲートの１入力に接続し、最終のORゲートは
第２連のステップ信号を出力し、これをANDゲートの第
２入力に供給する請求項８記載の交換回路網。 - 【請求項１０】カウンタが１個以上の出力を有し、カウ
ントがゼロより大なるとき第１出力に信号が生じ、カウ
ントが予定のスレショールド値より大なるとき他の出力
に信号が生じ、カウンタの各出力にはそれぞれ１個の論
理回路が対応して設けられており、これらの論理回路は
ANDゲートと、フリップフロップ回路と、ORゲートと、N
ORゲートとを有しており、１つのカウンタに割当てられ
たこれら論理回路の各出力はORゲートを通じて対応のバ
ッファメモリに対する制御論理回路に接続されている請
求項７ないし９のいずれかに記載の交換回路網。 - 【請求項１１】カウンタの他の出力に１より大きい数の
論理回路を接続し、カウンタが所定のスレショールド値
より大なる値を生ずるとき信号が生ずる如くした請求項
10記載の交換回路網。 - 【請求項１２】それぞれの場合において、決定回路の数
個の論理回路が群を形成し、１群のすべてのフリップフ
ロップはその出力をORゲートに接続してあり、このORゲ
ートは他の入力を有しており、これら他の入力には一連
のステップ信号が接続されており、またORゲートの出力
は後位の論理回路のフリップフロップのクロック入力
と、ORゲートと、NORゲートとに接続されている請求項1
1記載の交換回路網。 - 【請求項１３】それぞれの決定回路の数個の論理回路が
群を形成し、１群のフリップフロップは群の最終のフリ
ップフロップを除き、その出力が該群中で当該群の第1O
Rゲートに後続するORゲートの１入力に接続されてお
り、一連のステップ信号の同群のこれら各ORゲートの他
の入力に供給し、その群の最終のORゲートの出力を次の
群の一連のステップ信号に対する入力に接続してなる請
求項８ないし11のいずれかに記載の交換回路網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3823878.0 | 1988-07-14 | ||
| DE3823878A DE3823878A1 (de) | 1988-07-14 | 1988-07-14 | Koppelfeld fuer ein vermittlungssystem |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279537A JPH0279537A (ja) | 1990-03-20 |
| JP3087123B2 true JP3087123B2 (ja) | 2000-09-11 |
Family
ID=6358660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18060789A Expired - Fee Related JP3087123B2 (ja) | 1988-07-14 | 1989-07-14 | 交換回路網 |
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| Country | Link |
|---|---|
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| EP (1) | EP0351014B1 (ja) |
| JP (1) | JP3087123B2 (ja) |
| CA (1) | CA1318384C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| ATE91205T1 (de) * | 1988-12-24 | 1993-07-15 | Alcatel Nv | Vermittlungskommunikationssystem. |
| JP2860661B2 (ja) * | 1989-03-14 | 1999-02-24 | 国際電信電話 株式会社 | Ａｔｍ交換機 |
| NL8901171A (nl) * | 1989-05-10 | 1990-12-03 | At & T & Philips Telecomm | Werkwijze voor het samenvoegen van twee datacelstromen tot een datacelstroom, en atd-multiplexer voor toepassing van deze werkwijze. |
| US5189672A (en) * | 1989-10-12 | 1993-02-23 | Alcatel Cit | Device for regulating the throughput of virtual circuits on an asynchronous time-division multiplex transmission channel |
| DE3937738A1 (de) * | 1989-11-13 | 1991-05-16 | Standard Elektrik Lorenz Ag | Teilnehmeranschlussknoten eines digitalen nachrichtenuebertragungssystems |
| JP2781633B2 (ja) * | 1990-01-10 | 1998-07-30 | 株式会社日立製作所 | セル信号処理回路及びそれを用いた光交換機 |
| US5285444A (en) * | 1990-02-09 | 1994-02-08 | Hitachi, Ltd. | Multi-stage link switch |
| DE4010535A1 (de) * | 1990-04-02 | 1991-10-10 | Philips Patentverwaltung | Koppelelement fuer ein asynchrones zeitvielfachuebermittlungssystem |
| DE4012768A1 (de) * | 1990-04-21 | 1991-10-24 | Philips Patentverwaltung | Koppelelement |
| EP0471256A3 (en) * | 1990-08-10 | 1993-08-04 | Hitachi, Ltd. | Atm switch and atm multiplexer |
| CA2049910C (en) * | 1990-08-27 | 1999-02-09 | Yoshihiro Uchida | Apparatus for testing atm channels |
| US5313453A (en) * | 1991-03-20 | 1994-05-17 | Fujitsu Limited | Apparatus for testing ATM channels |
| US5398245A (en) * | 1991-10-04 | 1995-03-14 | Bay Networks, Inc. | Packet processing method and apparatus |
| FR2703540A1 (fr) * | 1993-03-31 | 1994-10-07 | Trt Telecom Radio Electr | Dispositif de multiplexage d'informations pour réseau A.T.M.. |
| EP0618748A1 (fr) * | 1993-03-31 | 1994-10-05 | Philips Communication D'entreprise | Dispositif et système de multiplexage d'informations pour réseau ATM |
| FR2708817B1 (fr) * | 1993-07-30 | 1995-09-08 | Boyer Pierre | Systèmes d'allocation d'intervalle de temps et multiplexeurs pourvus d'un de ces systèmes d'allocation d'intervalle de temps. |
| US5402416A (en) * | 1994-01-05 | 1995-03-28 | International Business Machines Corporation | Method and system for buffer occupancy reduction in packet switch network |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900006793B1 (ko) * | 1984-10-18 | 1990-09-21 | 휴우즈 에어크라프트 캄파니 | 패킷 스위치 다중 대기행렬 NxM 스위치 노오드 및 처리 방법 |
| FR2572871B1 (fr) * | 1984-11-08 | 1987-01-23 | Labo Cent Telecommunicat | Commutateur de paquets asynchrone |
| CA1254982A (en) * | 1986-05-14 | 1989-05-30 | Northern Telecom Limited | Method of and switch for switching information |
| US4782478A (en) * | 1987-03-04 | 1988-11-01 | Bell Communications Research, Inc. | Time division circuit switch |
| US4817083A (en) * | 1987-03-06 | 1989-03-28 | American Telephone And Telegraph Company At&T Bell Laboratories | Rearrangeable multiconnection switching networks employing both space division and time division switching |
-
1988
- 1988-07-14 DE DE3823878A patent/DE3823878A1/de not_active Withdrawn
-
1989
- 1989-07-10 EP EP89201818A patent/EP0351014B1/de not_active Expired - Lifetime
- 1989-07-10 DE DE58909578T patent/DE58909578D1/de not_active Expired - Fee Related
- 1989-07-12 CA CA000605485A patent/CA1318384C/en not_active Expired - Fee Related
- 1989-07-13 US US07/379,504 patent/US4969149A/en not_active Expired - Fee Related
- 1989-07-14 JP JP18060789A patent/JP3087123B2/ja not_active Expired - Fee Related
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |