JP2770786B2 - 構造化データの多重ａｔｍ／ｓｔｍ変換装置 - Google Patents
構造化データの多重ａｔｍ／ｓｔｍ変換装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
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Description
【０００１】
【産業上の利用分野】本発明は、フレーム周期に時分割
された複数のチャネルをもつＳＴＭ信号のチャネル毎の
情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信号
に変換する、構造化データの多重ＡＴＭ／ＳＴＭ変換方
式に関する。
された複数のチャネルをもつＳＴＭ信号のチャネル毎の
情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信号
に変換する、構造化データの多重ＡＴＭ／ＳＴＭ変換方
式に関する。
【０００２】
【従来の技術】一定のフレーム周期（例えば１２５ｕｓ
ｅｃまたは５００ｕｓｅｃ）を持つＳＴＭ信号は、ＩＴ
Ｕ勧告Ｉ．３６３のＡＡＬ１プロトコルによりＡＴＭセ
ルとしてＡＴＭ網で転送される。対象となるＳＴＭ信号
は６４ｋｂｐｓ×ｎ（ｎ：任意の自然数）で表される。
複数のＳＴＭチャネルはそれぞれ異なるＶＰ（仮想パ
ス）を与えられ、ＡＴＭセルとして転送される。従来の
構造化データの多重ＡＴＭ／ＳＴＭ変換方式では、前記
ＡＴＭセルはＶＰ単位に分割されたバッファにＡＴＭ網
内に生じるＣＤＶ（転送遅延ゆらぎ）値以上蓄積された
上で、ＳＴＭ網のフレーム条件に併せて読み出される。
前記バッファは、オーバーフロー時及びアンダーフロー
時に初期化され、あらためて当該ＡＴＭ網内に生じるＣ
ＤＶの値以上ためられて読み出しが再開される。従来の
方式においては、前記バッファは、ＳＴＭ信号の速度に
併せて固定的に分割されているか、もしくは複数のＳＴ
Ｍ信号間に存在する規則性を利用した効率的な分割運用
が図られている。
ｅｃまたは５００ｕｓｅｃ）を持つＳＴＭ信号は、ＩＴ
Ｕ勧告Ｉ．３６３のＡＡＬ１プロトコルによりＡＴＭセ
ルとしてＡＴＭ網で転送される。対象となるＳＴＭ信号
は６４ｋｂｐｓ×ｎ（ｎ：任意の自然数）で表される。
複数のＳＴＭチャネルはそれぞれ異なるＶＰ（仮想パ
ス）を与えられ、ＡＴＭセルとして転送される。従来の
構造化データの多重ＡＴＭ／ＳＴＭ変換方式では、前記
ＡＴＭセルはＶＰ単位に分割されたバッファにＡＴＭ網
内に生じるＣＤＶ（転送遅延ゆらぎ）値以上蓄積された
上で、ＳＴＭ網のフレーム条件に併せて読み出される。
前記バッファは、オーバーフロー時及びアンダーフロー
時に初期化され、あらためて当該ＡＴＭ網内に生じるＣ
ＤＶの値以上ためられて読み出しが再開される。従来の
方式においては、前記バッファは、ＳＴＭ信号の速度に
併せて固定的に分割されているか、もしくは複数のＳＴ
Ｍ信号間に存在する規則性を利用した効率的な分割運用
が図られている。
【０００３】図７は、この種のＡＴＭ／ＳＴＭ変換回路
の要部のブロック図である。ＡＴＭ／ＳＴＭ変換回路
は、ＡＡＬ１（ＡＴＭアプリケーションレイヤ・タイプ
１）処理部７１、セルバッファ７２、書込み制御部７
３、読出し制御部７５、ＣＭ部（コントロールメモリ
部）７６、バッファ初期化部７７を備えている。ＡＡＬ
１処理部７１は、ＩＴＵ勧告Ｉ．３６３の構造化データ
転送のプロトコルによってＳＴＭフレームがセル化され
ているＡＴＭセルＳ１０１を受信する。ＡＡＬ１処理部
７１は、ＡＴＭセルＳ１０１を受信すると、ＳＡＲ／Ｃ
Ｓレイヤの処理を行い、その結果の一つとしてＳＴＭフ
レームのフレーム位置およびＶＰＩ（ＶＰ識別子）を抽
出する。ＡＡＬ１処理部７１は、次ぎに、そのＡＴＭセ
ルＳ１０１をセルバッファ７２に送ると共に、当該ＡＴ
Ｍセルの到来とＶＰＩを書込み制御部７３に通知する。
セルバッファ７２は、それぞれ、固定的またはある程度
の効率的運用を図られたメモリ容量をもつ複数のバンク
から成っていて、ＡＴＭセルのＶＰ毎に、すなわち、１
つのＶＰに１つのバンクを指定してＡＴＭセルを格納す
る。書込み制御部７３はセルバッファへのＡＴＭセルの
書込みを管理する。すなわち、ＡＴＭセルの到来の通知
に応答して、セルバッファ７２の書込みアドレスを制御
すると共に、読みだしが終了したＶＰのアドレスを空き
セルアドレスとして以後の書き込みのために保持する。
ＣＭ部７６は、ＳＴＭ網側のフレームに合わせて、読み
出されるべきＶＰの識別子情報を蓄積し、該情報は、Ｓ
ＴＭ網のタイミングに合わせて読みだし制御部７５に通
知される共に、バッファ初期化制御部７７にその通知が
発生したことが通知される。読みだし制御部７５は、セ
ルバッファ７２からのＶＰの読みだしを管理する。すな
わち、初期化時以外のときには、ＣＭ部７６の出力に応
答してＶＰを読みだして時分割多重ＳＴＭフレームを生
成する。読みだし制御部７５は、また、初期化時におい
てセルバッファ７２がリセットされた時以後ＣＤＶ値を
越す迄の時間は、セルバッファ７２の読みだしを停止す
る。 バッファ初期化部７７は、セルバッファのあるバ
ンクがオーバフローまたはアンダーフローしたときに
は、書き込み制御部７３に、そのバンクに対する書き込
みの停止を指示して当該バンクを０にリセットする。バ
ッファ初期化部７７は、さらに、書き込み制御部と読み
だし制御部からそれぞれ書き込みおよび読みだしの発生
を通知する信号を入力してセルバッファ７２に蓄積され
ている情報量を監視し、一方、ＣＭ部７６の出力に基づ
いてＣＤＶ値に対応するしきい値を設定し、当該バンク
に格納されている情報量がそのしきい値に達したとき、
初期化を終了して読みだしを再開する指示を読みだし制
御部に指示する。このようにして、セルバッファ７２に
ＣＤＶ値に対応する情報量がためられた後に、読みだし
が再開される。
の要部のブロック図である。ＡＴＭ／ＳＴＭ変換回路
は、ＡＡＬ１（ＡＴＭアプリケーションレイヤ・タイプ
１）処理部７１、セルバッファ７２、書込み制御部７
３、読出し制御部７５、ＣＭ部（コントロールメモリ
部）７６、バッファ初期化部７７を備えている。ＡＡＬ
１処理部７１は、ＩＴＵ勧告Ｉ．３６３の構造化データ
転送のプロトコルによってＳＴＭフレームがセル化され
ているＡＴＭセルＳ１０１を受信する。ＡＡＬ１処理部
７１は、ＡＴＭセルＳ１０１を受信すると、ＳＡＲ／Ｃ
Ｓレイヤの処理を行い、その結果の一つとしてＳＴＭフ
レームのフレーム位置およびＶＰＩ（ＶＰ識別子）を抽
出する。ＡＡＬ１処理部７１は、次ぎに、そのＡＴＭセ
ルＳ１０１をセルバッファ７２に送ると共に、当該ＡＴ
Ｍセルの到来とＶＰＩを書込み制御部７３に通知する。
セルバッファ７２は、それぞれ、固定的またはある程度
の効率的運用を図られたメモリ容量をもつ複数のバンク
から成っていて、ＡＴＭセルのＶＰ毎に、すなわち、１
つのＶＰに１つのバンクを指定してＡＴＭセルを格納す
る。書込み制御部７３はセルバッファへのＡＴＭセルの
書込みを管理する。すなわち、ＡＴＭセルの到来の通知
に応答して、セルバッファ７２の書込みアドレスを制御
すると共に、読みだしが終了したＶＰのアドレスを空き
セルアドレスとして以後の書き込みのために保持する。
ＣＭ部７６は、ＳＴＭ網側のフレームに合わせて、読み
出されるべきＶＰの識別子情報を蓄積し、該情報は、Ｓ
ＴＭ網のタイミングに合わせて読みだし制御部７５に通
知される共に、バッファ初期化制御部７７にその通知が
発生したことが通知される。読みだし制御部７５は、セ
ルバッファ７２からのＶＰの読みだしを管理する。すな
わち、初期化時以外のときには、ＣＭ部７６の出力に応
答してＶＰを読みだして時分割多重ＳＴＭフレームを生
成する。読みだし制御部７５は、また、初期化時におい
てセルバッファ７２がリセットされた時以後ＣＤＶ値を
越す迄の時間は、セルバッファ７２の読みだしを停止す
る。 バッファ初期化部７７は、セルバッファのあるバ
ンクがオーバフローまたはアンダーフローしたときに
は、書き込み制御部７３に、そのバンクに対する書き込
みの停止を指示して当該バンクを０にリセットする。バ
ッファ初期化部７７は、さらに、書き込み制御部と読み
だし制御部からそれぞれ書き込みおよび読みだしの発生
を通知する信号を入力してセルバッファ７２に蓄積され
ている情報量を監視し、一方、ＣＭ部７６の出力に基づ
いてＣＤＶ値に対応するしきい値を設定し、当該バンク
に格納されている情報量がそのしきい値に達したとき、
初期化を終了して読みだしを再開する指示を読みだし制
御部に指示する。このようにして、セルバッファ７２に
ＣＤＶ値に対応する情報量がためられた後に、読みだし
が再開される。
【０００４】
【発明が解決しようとする課題】上記の従来の方式で
は、全く異なる速度を持つ複数のＳＴＭ信号を収容する
場合には、個々のＶＰに対応するセルバッファの大きさ
を最大速度のＳＴＭ信号に対応する大きさにするため、
全体のセルバッファによるメモリ規模が極めて大きくな
る。また、複数のＳＴＭ信号の速度条件及びフレームフ
ォーマットにある程度の制限を持たせ、かつ、その条件
の下でＳＴＭ信号の速度間の規則性を利用して、全セル
バッファのメモリ量を最低に押さえる方式が考えられた
が、全く異なる任意の速度を持つ複数のＳＴＭ信号を低
いメモリコストで収容することはできなかった。いずれ
の方式にしても、結果として、回路規模と消費電力が増
すという問題点があった。
は、全く異なる速度を持つ複数のＳＴＭ信号を収容する
場合には、個々のＶＰに対応するセルバッファの大きさ
を最大速度のＳＴＭ信号に対応する大きさにするため、
全体のセルバッファによるメモリ規模が極めて大きくな
る。また、複数のＳＴＭ信号の速度条件及びフレームフ
ォーマットにある程度の制限を持たせ、かつ、その条件
の下でＳＴＭ信号の速度間の規則性を利用して、全セル
バッファのメモリ量を最低に押さえる方式が考えられた
が、全く異なる任意の速度を持つ複数のＳＴＭ信号を低
いメモリコストで収容することはできなかった。いずれ
の方式にしても、結果として、回路規模と消費電力が増
すという問題点があった。
【０００５】本発明の目的は、全く任意の速度の組み合
わせを持つ複数のＳＴＭ信号に対して、全セルバッファ
の容量を常に一定とし、自動的にＳＴＭ側への読み出し
を行うことを可能とするアーキテクチャーを実現し、結
果として、セルバッファの容量自体も、どのような状況
でも理論的に最小で、回路規模と消費電力を最小に押さ
えることにある。
わせを持つ複数のＳＴＭ信号に対して、全セルバッファ
の容量を常に一定とし、自動的にＳＴＭ側への読み出し
を行うことを可能とするアーキテクチャーを実現し、結
果として、セルバッファの容量自体も、どのような状況
でも理論的に最小で、回路規模と消費電力を最小に押さ
えることにある。
【０００６】
【課題を解決するための手段】この発明は、以上述べた
問題点を解決するため、本発明の構造化データの多重化
ＡＴＭ／ＳＴＭ変換装置は、フレーム周期に時分割多重
化された複数のチャネルをもつＳＴＭ信号のチャネル毎
の情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信
号に変換するＡＴＭ／ＳＴＭ変換回路であって、前記Ａ
ＴＭセルを入力し、そのＡＴＭセルに、ＩＴＵ勧告Ｉ．
３６３の構造化データ転送のプロトコルによりＳＡＲ／
ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭ
フレームのフレーム箇所と仮想パス識別子を抽出して当
該ＡＴＭセルを出力するＡＡＬ１処理部１０１、前記Ａ
ＴＭセルのセル転送遅延ゆらぎを吸収するために、該Ａ
ＴＭセルを仮想パス毎に格納するセルバッファ手段、セ
ルバッファ手段中の、各々の仮想パスを格納する区域を
セルブロックとするとき、ＡＡＬ１処理部が抽出した仮
想パス番号をもつＡＴＭセルを前記セルバッファ手段へ
書き込むためのセルブロックアドレスを制御する書き込
み制御部、ＡＴＭセルの仮想パスの、ＳＴＭフレームへ
のチャネル配置が蓄積され、前記セルバッファ手段から
次に読み出されるべき仮想パスを指定する情報が、ＳＴ
Ｍ網のフレーム条件に合わせて読み出されるコントロー
ルメモリ部、セルバッファ手段への読みだしアドレスを
管理し、コントロールメモリ部の出力によって指定され
る仮想パスを、セルバッファ手段からの読みだす読みだ
し制御部、書き込み制御部と読みだし制御部からそれぞ
れ書き込みおよび読みだしの発生を通知する信号を入力
して前記セルバッファ手段に蓄積されている情報量を監
視し、該情報量が所定の条件を満たした時、バッファ初
期化処理を行うバッファ初期化制御部とを有し、セルバ
ッファ手段は、ＡＡＬ１処理部から受信したＡＴＭセル
のペイロードを仮想パス毎に格納する複数のキューを有
し、かつ、各々のキューを構成するセルブロックのバッ
ファ量が、各々のキューのバッファ量の総和が伝送路容
量に依存して定まる所定値に等しいという条件の下で、
相互に独立に設定される共有バッファとして構成されて
いる。
問題点を解決するため、本発明の構造化データの多重化
ＡＴＭ／ＳＴＭ変換装置は、フレーム周期に時分割多重
化された複数のチャネルをもつＳＴＭ信号のチャネル毎
の情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信
号に変換するＡＴＭ／ＳＴＭ変換回路であって、前記Ａ
ＴＭセルを入力し、そのＡＴＭセルに、ＩＴＵ勧告Ｉ．
３６３の構造化データ転送のプロトコルによりＳＡＲ／
ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭ
フレームのフレーム箇所と仮想パス識別子を抽出して当
該ＡＴＭセルを出力するＡＡＬ１処理部１０１、前記Ａ
ＴＭセルのセル転送遅延ゆらぎを吸収するために、該Ａ
ＴＭセルを仮想パス毎に格納するセルバッファ手段、セ
ルバッファ手段中の、各々の仮想パスを格納する区域を
セルブロックとするとき、ＡＡＬ１処理部が抽出した仮
想パス番号をもつＡＴＭセルを前記セルバッファ手段へ
書き込むためのセルブロックアドレスを制御する書き込
み制御部、ＡＴＭセルの仮想パスの、ＳＴＭフレームへ
のチャネル配置が蓄積され、前記セルバッファ手段から
次に読み出されるべき仮想パスを指定する情報が、ＳＴ
Ｍ網のフレーム条件に合わせて読み出されるコントロー
ルメモリ部、セルバッファ手段への読みだしアドレスを
管理し、コントロールメモリ部の出力によって指定され
る仮想パスを、セルバッファ手段からの読みだす読みだ
し制御部、書き込み制御部と読みだし制御部からそれぞ
れ書き込みおよび読みだしの発生を通知する信号を入力
して前記セルバッファ手段に蓄積されている情報量を監
視し、該情報量が所定の条件を満たした時、バッファ初
期化処理を行うバッファ初期化制御部とを有し、セルバ
ッファ手段は、ＡＡＬ１処理部から受信したＡＴＭセル
のペイロードを仮想パス毎に格納する複数のキューを有
し、かつ、各々のキューを構成するセルブロックのバッ
ファ量が、各々のキューのバッファ量の総和が伝送路容
量に依存して定まる所定値に等しいという条件の下で、
相互に独立に設定される共有バッファとして構成されて
いる。
【０００７】各々のキューのバッファ量は、当該キュー
に格納される仮想パスの仮想パス識別子をｋとし、仮想
パスｋのフレーム長をＦkとし、セル転送遅延ゆらぎＴ
とフレーム周期Ｔfとの比（Ｔ／Ｔf）をｎとするとき、
２ｎＦk に等しく設定される。また、バッファ量の総
和は、当該ＡＴＭ網のセル転送遅延ゆらぎをＴとすると
き、伝送路容量の２Ｔ倍に等しく定められる。複数のキ
ューは、連鎖リストを構成することが望ましい。
に格納される仮想パスの仮想パス識別子をｋとし、仮想
パスｋのフレーム長をＦkとし、セル転送遅延ゆらぎＴ
とフレーム周期Ｔfとの比（Ｔ／Ｔf）をｎとするとき、
２ｎＦk に等しく設定される。また、バッファ量の総
和は、当該ＡＴＭ網のセル転送遅延ゆらぎをＴとすると
き、伝送路容量の２Ｔ倍に等しく定められる。複数のキ
ューは、連鎖リストを構成することが望ましい。
【０００８】
【作用】いま、識別子ｋのＶＰに対応するチャネルのチ
ャネル速度をＲk、ネットワーク内ＣＤＶ値をＴとする
と、ＡＴＭ網からＳＴＭ網に出力されるＳＴＭフレーム
が元のＳＴＭフレームに合致するように、ＣＤＶを吸収
するために必要な各チャネル（各ＶＰ）の最小セルバッ
ファ量は２ｘＲkｘＴになることが知られている。従っ
て、 総セルバッファ量＝Σ（２ｘＲKｘＴ） ＝２ＴΣＲk ＝２ＴＲall （１） ここで、Σはｋ＝１からｋ＝Ｎまでの和で、Ｎはチャネ
ル数（ＶＰの数）である。チャネル数及び個々のチャネ
ル速度に関わらず、総チャネル速度の最大値は伝送路容
量より決定されるので一定であり、ネットワーク内ＣＤ
ＶＴ値も一定である。従って、式（１）はどのようなチ
ャネル数及びチャネル速度の組み合わせにおいても成立
し、また必要最低限度のセルバッファ量を示す。本発明
のデセル化法ではセルバッファとして共有バッファ型の
ものを使用しているので、式（１）で示されるセルバッ
ファ量によって、任意のチャネル数及びチャネル速度の
収容が可能である。
ャネル速度をＲk、ネットワーク内ＣＤＶ値をＴとする
と、ＡＴＭ網からＳＴＭ網に出力されるＳＴＭフレーム
が元のＳＴＭフレームに合致するように、ＣＤＶを吸収
するために必要な各チャネル（各ＶＰ）の最小セルバッ
ファ量は２ｘＲkｘＴになることが知られている。従っ
て、 総セルバッファ量＝Σ（２ｘＲKｘＴ） ＝２ＴΣＲk ＝２ＴＲall （１） ここで、Σはｋ＝１からｋ＝Ｎまでの和で、Ｎはチャネ
ル数（ＶＰの数）である。チャネル数及び個々のチャネ
ル速度に関わらず、総チャネル速度の最大値は伝送路容
量より決定されるので一定であり、ネットワーク内ＣＤ
ＶＴ値も一定である。従って、式（１）はどのようなチ
ャネル数及びチャネル速度の組み合わせにおいても成立
し、また必要最低限度のセルバッファ量を示す。本発明
のデセル化法ではセルバッファとして共有バッファ型の
ものを使用しているので、式（１）で示されるセルバッ
ファ量によって、任意のチャネル数及びチャネル速度の
収容が可能である。
【０００９】また、上記のセルバッファ量は ２ｘＲKｘＴ＝２ｘ（ＲKＴf）ｘ（Ｔ／Ｔf） ＝２ｎＦk （２） と表現される。
【００１０】セルバッファ内における各チャネルのキュ
ーのアドレスは、チャネル毎のアドレス管理ＦＩＦＯで
はなく、セルバッファのセルブロックアドレスと同一の
アドレスでポイントされ、チャネル毎のアドレス管理Ｆ
ＩＦＯと同一の動作をする共有バッファであるポインタ
バッファにより管理される。それによって、総メモリ量
の削減が実現される。チャネル毎のアドレス管理ＦＩＦ
Ｏを使用した場合、その大きさは、１チャネル当り式
（３）で表される Ｃ＝Ｎ×log2Ｎ （３） ここで、Ｃは１チャネル当りのアドレス管理ＦＩＦＯの
メモリ量で、Ｎはセルバッファ部内におけるセルブロッ
ク数である。従って、全メモリ量は次式（４）になる。
ーのアドレスは、チャネル毎のアドレス管理ＦＩＦＯで
はなく、セルバッファのセルブロックアドレスと同一の
アドレスでポイントされ、チャネル毎のアドレス管理Ｆ
ＩＦＯと同一の動作をする共有バッファであるポインタ
バッファにより管理される。それによって、総メモリ量
の削減が実現される。チャネル毎のアドレス管理ＦＩＦ
Ｏを使用した場合、その大きさは、１チャネル当り式
（３）で表される Ｃ＝Ｎ×log2Ｎ （３） ここで、Ｃは１チャネル当りのアドレス管理ＦＩＦＯの
メモリ量で、Ｎはセルバッファ部内におけるセルブロッ
ク数である。従って、全メモリ量は次式（４）になる。
【００１１】 Ｃall ＝Ｃ×Ｌ＝Ｌ×Ｎ×log2Ｎ （４） ここで、Ｃall は全チャネルのアドレス管理ＦＩＦＯの
メモリ量であり、Ｌはチャネル数である。ポインタバッ
ファを使用した場合、そのメモリ量は、次式（５）で示
される。
メモリ量であり、Ｌはチャネル数である。ポインタバッ
ファを使用した場合、そのメモリ量は、次式（５）で示
される。
【００１２】 Ｃptr ＝Ｎ×log2Ｎ （５） ここで、Ｃptrはポインタバッファのメモリ量であり、
Ｎはセルバッファ部内のセルブロック数である。式
（５）と式（４）との比は、１／Ｌ となり、メモリ量
の大幅な削減が達成される。全チャネル数のＬが大きく
なるほど、その効果は大きい。
Ｎはセルバッファ部内のセルブロック数である。式
（５）と式（４）との比は、１／Ｌ となり、メモリ量
の大幅な削減が達成される。全チャネル数のＬが大きく
なるほど、その効果は大きい。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。本発明の多重ＡＴＭ／ＳＴＭ変換回路は、
ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコル
によりＳＴＭフレームがセル化されているＡＴＭセルを
元のＳＴＭフレームに変換する回路である。図１は、多
重化ＡＴＭ／ＳＴＭ変換回路の一実施例のブロック図で
ある。本実施例の多重化ＡＴＭ／ＳＴＭ変換回路は、Ａ
ＬＬ１処理部１０１、共有バッファ１０２、書き込み制
御部１０３、空きアドレスＦＩＦＯ部１０４、読みだし
制御部１０５、ＣＭ部１０６、バッファ初期化処理部１
０７、フレーム位置検出部１０８を備え、ＡＴＭセルＳ
１０１はＡＡＬ１処理部１０１に入力する。
て説明する。本発明の多重ＡＴＭ／ＳＴＭ変換回路は、
ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコル
によりＳＴＭフレームがセル化されているＡＴＭセルを
元のＳＴＭフレームに変換する回路である。図１は、多
重化ＡＴＭ／ＳＴＭ変換回路の一実施例のブロック図で
ある。本実施例の多重化ＡＴＭ／ＳＴＭ変換回路は、Ａ
ＬＬ１処理部１０１、共有バッファ１０２、書き込み制
御部１０３、空きアドレスＦＩＦＯ部１０４、読みだし
制御部１０５、ＣＭ部１０６、バッファ初期化処理部１
０７、フレーム位置検出部１０８を備え、ＡＴＭセルＳ
１０１はＡＡＬ１処理部１０１に入力する。
【００１４】ＡＡＬ１処理部１０１は、ＡＴＭセルＳ１
０１を入力すると、ＳＡＲ／ＣＳレイヤの処理を行い、
その結果の一つとしてＳＴＭフレームのフレーム位置を
抽出する。また、ＡＡＬ１処理部１０１は、ユーザデー
タにフレームであるか否かを示すフレーム位置指示ビッ
ト、バッファ初期化制御部１０７からのバッファ初期化
要求ビットと、セルブロックに格納されているデータで
あるＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフ
ォーマットであるかを示すＰフォーマットビットを付加
して共有バッファ部１０２に転送する。図５は、共有バ
ッファ部１０２に入力される信号Ｓ１０２のデータフォ
ーマットを示す。ＡＡＬ１処理部１０１は、また、入力
セルのＶＰＩ（仮想パス識別子）を認識し、書き込み制
御部１０３に通知する。
０１を入力すると、ＳＡＲ／ＣＳレイヤの処理を行い、
その結果の一つとしてＳＴＭフレームのフレーム位置を
抽出する。また、ＡＡＬ１処理部１０１は、ユーザデー
タにフレームであるか否かを示すフレーム位置指示ビッ
ト、バッファ初期化制御部１０７からのバッファ初期化
要求ビットと、セルブロックに格納されているデータで
あるＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフ
ォーマットであるかを示すＰフォーマットビットを付加
して共有バッファ部１０２に転送する。図５は、共有バ
ッファ部１０２に入力される信号Ｓ１０２のデータフォ
ーマットを示す。ＡＡＬ１処理部１０１は、また、入力
セルのＶＰＩ（仮想パス識別子）を認識し、書き込み制
御部１０３に通知する。
【００１５】共有バッファ部１０２は、後述するように
セルバッファ部を有し、セルバッファ部は、ＶＰ単位
（ＳＴＭ網側のチャネル単位）のキューを有し、それぞ
れのキューのブロックは個々のＡＴＭセルのペイロード
を格納する。以下、このブロックをセルブロックと記
す。セルバッファ部内の各アドレスは、セルブロックを
指定するセルブロックアドレスと、個々のセルブロック
内のオフセットであるオフセットアドレスの２種類のア
ドレスによりポイントされる。共有バッファ部１０２
は、ＡＬＬ１処理部１０１から、図５のフォーマットを
持つＡＴＭセルを受信し、書き込み制御部１０３から通
知されたセルブロックアドレスにＶＰ単位でそのＡＴＭ
セルが書き込まれる。共有バッファ部１０２は、また、
次の入力セルのためのセルブロックアドレスＳ１０４を
書き込み制御部１０３から受信して、データとして保持
する。共有バッファ部１０２の詳細な構成と動作は、図
２を参照して、後述する。
セルバッファ部を有し、セルバッファ部は、ＶＰ単位
（ＳＴＭ網側のチャネル単位）のキューを有し、それぞ
れのキューのブロックは個々のＡＴＭセルのペイロード
を格納する。以下、このブロックをセルブロックと記
す。セルバッファ部内の各アドレスは、セルブロックを
指定するセルブロックアドレスと、個々のセルブロック
内のオフセットであるオフセットアドレスの２種類のア
ドレスによりポイントされる。共有バッファ部１０２
は、ＡＬＬ１処理部１０１から、図５のフォーマットを
持つＡＴＭセルを受信し、書き込み制御部１０３から通
知されたセルブロックアドレスにＶＰ単位でそのＡＴＭ
セルが書き込まれる。共有バッファ部１０２は、また、
次の入力セルのためのセルブロックアドレスＳ１０４を
書き込み制御部１０３から受信して、データとして保持
する。共有バッファ部１０２の詳細な構成と動作は、図
２を参照して、後述する。
【００１６】書き込み制御部１０３は、ＡＡＬ１処理部
１０１から新しいセル到着の通知及びそのＶＰ番号を受
けると、書き込み制御部１０３内に持つＶＰ単位（ＳＴ
Ｍ網側のチャネル単位）に登録されているテールレジス
タの値から該当ＶＰのレジスタ値Ｓ１０３を選択し、そ
のレジスタ値を当該ＶＰのセルブロックアドレスとし
て、共有バッファ部１０２に通知する。また、そのＶＰ
に関して次に入力されるＡＴＭセルのセルブロックアド
レスＳ１０４を、空きセルブロックアドレスＦＩＦＯ部
１０４から受信し、書き込み制御部１０３内の当該ＶＰ
のテールレジスタの値を更新する。同時に、テールレジ
スタに書き込まれたこの新しいセルブロックアドレスを
も共有バッファ部に通知する。また、ＡＴＭセルの書き
込みが発生したことを、バッファ初期化制御部１０７に
通知する。
１０１から新しいセル到着の通知及びそのＶＰ番号を受
けると、書き込み制御部１０３内に持つＶＰ単位（ＳＴ
Ｍ網側のチャネル単位）に登録されているテールレジス
タの値から該当ＶＰのレジスタ値Ｓ１０３を選択し、そ
のレジスタ値を当該ＶＰのセルブロックアドレスとし
て、共有バッファ部１０２に通知する。また、そのＶＰ
に関して次に入力されるＡＴＭセルのセルブロックアド
レスＳ１０４を、空きセルブロックアドレスＦＩＦＯ部
１０４から受信し、書き込み制御部１０３内の当該ＶＰ
のテールレジスタの値を更新する。同時に、テールレジ
スタに書き込まれたこの新しいセルブロックアドレスを
も共有バッファ部に通知する。また、ＡＴＭセルの書き
込みが発生したことを、バッファ初期化制御部１０７に
通知する。
【００１７】フレーム位置検出部１０８は、共有バッフ
ァ部１０２から読み出されるデータＳ１１０において
（図５）、フレーム位置指示ビットのＯｎ／Ｏｆｆを監
視し、Ｏｎ時、その旨を読みだし制御部１０５に通知す
る（Ｓ１１１）。ＣＭ部１０６は、ＳＴＭ網側のタイミ
ングに応じて、読み出されるべきＶＰを読みだし制御部
１０５とバッファ初期化処理部１０７に通知する。
ァ部１０２から読み出されるデータＳ１１０において
（図５）、フレーム位置指示ビットのＯｎ／Ｏｆｆを監
視し、Ｏｎ時、その旨を読みだし制御部１０５に通知す
る（Ｓ１１１）。ＣＭ部１０６は、ＳＴＭ網側のタイミ
ングに応じて、読み出されるべきＶＰを読みだし制御部
１０５とバッファ初期化処理部１０７に通知する。
【００１８】読みだし制御部１０５は、フレーム位置検
出部１０８から通知されたフレーム位置（Ｓ１１１）に
基づいてＳＴＭ網側のタイミングに同期させて、ＣＭ部
１０６によって指示されたＶＰを読み出す。また、読み
だしを終了したＶＰのセルブロックアドレスを、空きセ
ルアドレスとして空きセルアドレスＦＩＦＯ部１０４と
バッファ初期化処理部１０７に通知する。読みだし制御
部１０５の詳細な構成と動作は図３を参照して後述す
る。
出部１０８から通知されたフレーム位置（Ｓ１１１）に
基づいてＳＴＭ網側のタイミングに同期させて、ＣＭ部
１０６によって指示されたＶＰを読み出す。また、読み
だしを終了したＶＰのセルブロックアドレスを、空きセ
ルアドレスとして空きセルアドレスＦＩＦＯ部１０４と
バッファ初期化処理部１０７に通知する。読みだし制御
部１０５の詳細な構成と動作は図３を参照して後述す
る。
【００１９】バッファ初期化処理部１０７は、ＣＭ部１
０６からＶＰ番号Ｓ１１４を受け、、書き込み制御部１
０３から各ＶＰ単位に書き込みが発生したことを示す情
報をＳ１０３として受け、また読みだし制御部１０５か
ら各ＶＰ単位に読みだしが発生したことを示す情報をＳ
１１２として受け、後述の方法によって、セルバッファ
部内における各ＶＰ単位のキューの長さを計算する。そ
の計算結果から、キューが空である、キューがフレ
ーム長の２ｎ倍である（ｎ：網内のＣＤＶ値を１２５ｕ
ｓｅｃで割ったもの）、キューがフレーム長のｎ倍で
あるの３点の比較を行い、結果をバッファ初期化制御用
の信号（Ｓ２０１，Ｓ２０３）に変換して、書き込み制
御部１０３及び読みだし制御部１０５に通知する。バッ
ファ初期化制御回路１０７の詳細な構成と動作は図４を
参照して後述する。
０６からＶＰ番号Ｓ１１４を受け、、書き込み制御部１
０３から各ＶＰ単位に書き込みが発生したことを示す情
報をＳ１０３として受け、また読みだし制御部１０５か
ら各ＶＰ単位に読みだしが発生したことを示す情報をＳ
１１２として受け、後述の方法によって、セルバッファ
部内における各ＶＰ単位のキューの長さを計算する。そ
の計算結果から、キューが空である、キューがフレ
ーム長の２ｎ倍である（ｎ：網内のＣＤＶ値を１２５ｕ
ｓｅｃで割ったもの）、キューがフレーム長のｎ倍で
あるの３点の比較を行い、結果をバッファ初期化制御用
の信号（Ｓ２０１，Ｓ２０３）に変換して、書き込み制
御部１０３及び読みだし制御部１０５に通知する。バッ
ファ初期化制御回路１０７の詳細な構成と動作は図４を
参照して後述する。
【００２０】空きセルアドレスＦＩＦＯ部は、共有バッ
ファ部１０２における空きセルブロックアドレスをＦＩ
ＦＯ内に管理しており、書き込み制御部１０３の要求に
応じて、空きセルアドレスＦＩＦＯの先頭に格納されて
いる空きセルブロックアドレスＳ１０４を通知し、読み
だし制御部１０５により、読みだし中のＶＰの読みだし
が終了した場合には、当該セルブロックアドレスＳ１１
２を新たな空きセルブロックアドレスとして、空きセル
アドレスＦＩＦＯの最後に格納する。
ファ部１０２における空きセルブロックアドレスをＦＩ
ＦＯ内に管理しており、書き込み制御部１０３の要求に
応じて、空きセルアドレスＦＩＦＯの先頭に格納されて
いる空きセルブロックアドレスＳ１０４を通知し、読み
だし制御部１０５により、読みだし中のＶＰの読みだし
が終了した場合には、当該セルブロックアドレスＳ１１
２を新たな空きセルブロックアドレスとして、空きセル
アドレスＦＩＦＯの最後に格納する。
【００２１】図２は、本発明の共有バッファ部１０２の
一実施例の構成を示すブロック図である。本実施例の共
有バッファ部１０２は、セルバッファ部２０２、ポイン
タバッファ部２０１、ラッチ部２０４、カウンタ部２０
３を備えている。セルバッファ部２０２は、ＶＰ単位
（ＳＴＭ網側のチャネル単位）のキューを有し、キュー
の個々のブロックは個々のＡＴＭセルのペイロードを格
納し、セルブロック単位のアドレスと個々のセルブロッ
ク内のオフセットアドレスの２種類のアドレスによりポ
イントされる。ポインタバッファ部２０１は前記セルバ
ッファ部２０２において連鎖リスト構造で構成されるキ
ューのポインタ（セルブロックアドレス）を格納する。
ラッチ部２０４は、セルブロック単位のアドレス（セル
ブロックアドレス）をラッチする。カウンタ部２０３
は、入力するＡＴＭセルがＰフォーマットであるかＮｏ
ｎ−Ｐフォーマットであるかに応じてそれぞれ４６もし
くは４７のカウントを行う。
一実施例の構成を示すブロック図である。本実施例の共
有バッファ部１０２は、セルバッファ部２０２、ポイン
タバッファ部２０１、ラッチ部２０４、カウンタ部２０
３を備えている。セルバッファ部２０２は、ＶＰ単位
（ＳＴＭ網側のチャネル単位）のキューを有し、キュー
の個々のブロックは個々のＡＴＭセルのペイロードを格
納し、セルブロック単位のアドレスと個々のセルブロッ
ク内のオフセットアドレスの２種類のアドレスによりポ
イントされる。ポインタバッファ部２０１は前記セルバ
ッファ部２０２において連鎖リスト構造で構成されるキ
ューのポインタ（セルブロックアドレス）を格納する。
ラッチ部２０４は、セルブロック単位のアドレス（セル
ブロックアドレス）をラッチする。カウンタ部２０３
は、入力するＡＴＭセルがＰフォーマットであるかＮｏ
ｎ−Ｐフォーマットであるかに応じてそれぞれ４６もし
くは４７のカウントを行う。
【００２２】本実施例の共有バッファは次のように機能
する。共有バッファ部１０２は、ＡＡＬ１処理部１０１
から、図５のフォーマットを持つデータを受信し、書き
込み制御部から通知されるセルブロックアドレスに書き
込むために、セルバッファ部２０２に、セルブロックア
ドレス及び入力セルを転送する。カウンタ部２０３は、
図５のフォーマットで示される入力データＳ１０２のＰ
フォーマットビットから、入力セルがＰフォーマットか
Ｎｏｎ−Ｐフォーマットであるかの通知を受け、それぞ
れ、０から４６または４７のカウントアップを行う。セ
ルバッファ部２０２は、書き込み制御部１０３から通知
されるセルブロックアドレスＳ１０３とカウンタ部２０
３から受けるオフセットアドレスＳ１０５を入力セルの
格納アドレスとして認識し、入力セルのペイロード部分
を内部のメモリに書き込む。ラッチ部２０４は、入力セ
ルが書き込まれているセルブロックアドレスをラッチす
る。ポインタバッファ部２０１は、ラッチ部２０４のラ
ッチしたセルブロックアドレスＳ１０３を内部のメモリ
のアドレスとして、該当ＶＰの次の入力セルのためのセ
ルブロックアドレスＳ１０４を書き込み制御部１０３か
ら受信して、データとして書き込む。
する。共有バッファ部１０２は、ＡＡＬ１処理部１０１
から、図５のフォーマットを持つデータを受信し、書き
込み制御部から通知されるセルブロックアドレスに書き
込むために、セルバッファ部２０２に、セルブロックア
ドレス及び入力セルを転送する。カウンタ部２０３は、
図５のフォーマットで示される入力データＳ１０２のＰ
フォーマットビットから、入力セルがＰフォーマットか
Ｎｏｎ−Ｐフォーマットであるかの通知を受け、それぞ
れ、０から４６または４７のカウントアップを行う。セ
ルバッファ部２０２は、書き込み制御部１０３から通知
されるセルブロックアドレスＳ１０３とカウンタ部２０
３から受けるオフセットアドレスＳ１０５を入力セルの
格納アドレスとして認識し、入力セルのペイロード部分
を内部のメモリに書き込む。ラッチ部２０４は、入力セ
ルが書き込まれているセルブロックアドレスをラッチす
る。ポインタバッファ部２０１は、ラッチ部２０４のラ
ッチしたセルブロックアドレスＳ１０３を内部のメモリ
のアドレスとして、該当ＶＰの次の入力セルのためのセ
ルブロックアドレスＳ１０４を書き込み制御部１０３か
ら受信して、データとして書き込む。
【００２３】図６は共有バッファ部１０２におけるＶＰ
単位の連鎖リスト管理構造を示す。セルバッファ部２０
２とポインタバッファ部２０１との、同一のセルブロッ
クアドレス信号Ｓ１０３で指定されるアドレスには、そ
れぞれＡＴＭセルのペイロードおよび次のＡＴＭセルを
格納する位置を指定するポインタが格納される、連鎖リ
ストが示されている。この連鎖リストにおいては、セル
バッファ部２０２の、例えばセルブロックアドレスｂの
位置には、指定されたＶＰのペイロードが格納され、ポ
インタバッファ部２０１の同一のアドレスｂの位置に
は、次に格納されるＡＴＭセルの格納位置を示すポイン
タｃがデータとして格納されている。
単位の連鎖リスト管理構造を示す。セルバッファ部２０
２とポインタバッファ部２０１との、同一のセルブロッ
クアドレス信号Ｓ１０３で指定されるアドレスには、そ
れぞれＡＴＭセルのペイロードおよび次のＡＴＭセルを
格納する位置を指定するポインタが格納される、連鎖リ
ストが示されている。この連鎖リストにおいては、セル
バッファ部２０２の、例えばセルブロックアドレスｂの
位置には、指定されたＶＰのペイロードが格納され、ポ
インタバッファ部２０１の同一のアドレスｂの位置に
は、次に格納されるＡＴＭセルの格納位置を示すポイン
タｃがデータとして格納されている。
【００２４】図３は読みだし制御部１０５の一実施例を
示すブロック図である。読みだし制御部１０５は、ヘッ
ドレジスタ部３０１とダウンカウント部３０２を備えて
いる。ヘッドレジスタ部３０１は、セルバッファ部２０
２内に存するＶＰ単位（ＳＴＭのチャネル単位）のキュ
ーの先頭のセルブロックアドレスＳ１１２を各ＶＰ毎に
保持している。ヘッドレジスタ部３０１は、また、ＶＰ
単位（ＳＴＭ網側のチャネル単位）に読みだし中のセル
ブロック内のオフセット値Ｓ１１３も保持している。ダ
ウンカウント部３０２は、ＳＴＭ網側のチャネル別に読
みだし中のセルブロックがＰフォーマットであるかＮｏ
ｎ−Ｐフォーマットであるかに応じてそれぞれ４６もし
くは４７の値から０までのダウンカウントを行う。
示すブロック図である。読みだし制御部１０５は、ヘッ
ドレジスタ部３０１とダウンカウント部３０２を備えて
いる。ヘッドレジスタ部３０１は、セルバッファ部２０
２内に存するＶＰ単位（ＳＴＭのチャネル単位）のキュ
ーの先頭のセルブロックアドレスＳ１１２を各ＶＰ毎に
保持している。ヘッドレジスタ部３０１は、また、ＶＰ
単位（ＳＴＭ網側のチャネル単位）に読みだし中のセル
ブロック内のオフセット値Ｓ１１３も保持している。ダ
ウンカウント部３０２は、ＳＴＭ網側のチャネル別に読
みだし中のセルブロックがＰフォーマットであるかＮｏ
ｎ−Ｐフォーマットであるかに応じてそれぞれ４６もし
くは４７の値から０までのダウンカウントを行う。
【００２５】読みだし制御部１０５は、ＣＭ部１０６か
ら現時刻において出力すべきＶＰ識別子の通知（Ｓ１１
４）を受け、もしそのＶＰのセルブロックが読みだし中
であれば、そのＶＰのセルブロックのオフセット値Ｓ１
１３を＋１し、新たに読み出すべきオフセットアドレス
Ｓ１１３を得る。また、もしそのＶＰの読みだし中のセ
ルブロックアドレスのオフセット値が最大（セルブロッ
クがＰフォーマットであれば４６バイト、Ｎｏｎ−Ｐフ
ォーマットであれば４７バイト）の場合はそのセルブロ
ックの読みだしが終了したので、そのＶＰのセルバッフ
ァ部２０２内におけるキューの次のセルブロックのアド
レスＳ１１５をポインタバッファ部２０１から受け取
り、ヘッドレジスタ部３０１に書き込む。同時に、セル
バッファ部２０２から読み出されたデータ（図５）のＰ
フォーマット−ビットによって新しく読み出されるセル
ブロック内のＡＴＭセルがＰフォーマットかＮｏｎ−Ｐ
フォーマットか判定し、ダウンカウント部３０２にそれ
ぞれ４６もしくは４７のオフセット値をロードする。
ら現時刻において出力すべきＶＰ識別子の通知（Ｓ１１
４）を受け、もしそのＶＰのセルブロックが読みだし中
であれば、そのＶＰのセルブロックのオフセット値Ｓ１
１３を＋１し、新たに読み出すべきオフセットアドレス
Ｓ１１３を得る。また、もしそのＶＰの読みだし中のセ
ルブロックアドレスのオフセット値が最大（セルブロッ
クがＰフォーマットであれば４６バイト、Ｎｏｎ−Ｐフ
ォーマットであれば４７バイト）の場合はそのセルブロ
ックの読みだしが終了したので、そのＶＰのセルバッフ
ァ部２０２内におけるキューの次のセルブロックのアド
レスＳ１１５をポインタバッファ部２０１から受け取
り、ヘッドレジスタ部３０１に書き込む。同時に、セル
バッファ部２０２から読み出されたデータ（図５）のＰ
フォーマット−ビットによって新しく読み出されるセル
ブロック内のＡＴＭセルがＰフォーマットかＮｏｎ−Ｐ
フォーマットか判定し、ダウンカウント部３０２にそれ
ぞれ４６もしくは４７のオフセット値をロードする。
【００２６】図４はバッファ初期化制御部の一実施例の
ブロック図である。本実施例のバッファ初期化制御部１
０７は、フレームカウント部４０１とキュー長アップダ
ウンカウンタ部４０２と比較部４０３を備えている。フ
レームカウンタ部４０１は、ＶＰ別（ＳＴＭ側のチャネ
ル別）にＣＭ部１０６の出力を１２５ｕｓｅｃ間モニタ
ーしてフレーム長を計測し、システムによって設定され
るネットワークのＣＤＶ値ｎを掛けＶＰ（識別子ｋ）別
（ＳＴＭ側チャネル別）のバッファしきい値Ｔｈ1,kを
計算し、さらに２倍してＶＰ別（ＳＴＭ側チャネル別）
のバッファ長Ｔｈ2,kを計算する。キュー長アップダウ
ンカウンタ部４０２は、書き込み制御部１０３と読みだ
し制御部１０５から、ＶＰ毎に、それぞれ書き込み、読
みだしが発生したことを示す信号を受け、セルバッファ
部２０２内におけるＶＰ別（ＳＴＭ側チャネル別）のキ
ュー長をセルブロック単位に計算する。比較部４０３
は、キュー長アップダウンカウンタ部の出力するキュー
長とフレームカウンタ部４０１の各種出力を比較しバッ
ファ初期化信号及びバッファ初期化処理終了信号を発生
する。 バッファ初期化部１０７は、次のように動作す
る。フレームカウンタ部４０１は、ＣＭ部１０６から入
力されるＶＰ識別子ｋ（信号Ｓ１１４）をデコードし、
各ＶＰ識別子毎に、一定フレーム周期内に当該ＶＰ識別
子が何回発生したかをカウントし、各ＶＰのフレーム長
を計測する。各ＶＰはＳＴＭ網側の各チャネルと１：１
に対応する関係がある。このＶＰ毎のフレーム長に、フ
レーム周期を単位として測ったＣＤＶ値（ＡＴＭ網内の
ＣＤＶ値を１２５μｓで割り算した値）ｎを掛けてＶＰ
（識別子ｋ）別に第１のしきい値Ｔｈ1,kを生成する。
さらに、このＶＰ毎のフレーム長に２ｎをかけて第２の
しきい値Ｔｈ2,kを生成する。Ｔｈ1,kは、ＡＴＭ網の転
送遅延ゆらぎによる平均セル速度のゆらぎに対応する。
Ｔｈ2,kは、転送遅延ゆらぎを吸収するために必要な最
小バッファ量で、当該ＶＰを蓄積するキューのバッファ
長を限定する。 キュー長アップダウンカウンタ部は、
ＶＰ毎に（ＳＴＭ網側のチャネル毎に）アップダウンカ
ウンタを持ち、書き込み制御部１０３から各ＶＰ単位に
書き込みが発生した回数を信号Ｓ１０３として受け、ま
た読みだし制御部１０５から各ＶＰ毎に読みだしが発生
した回数を信号Ｓ１１２として受けて、セルバッファ部
２０２内におけるそれぞれのＶＰ毎にキューの長さを計
測する。比較部４０３は、ＶＰ（識別子ｋ）毎に（チャ
ネル毎に）、フレームカウンタ部４０１からのＴ
ｈ1,k、Ｔｈ2,kと、キュー長アップダウンカウンタ部４
０２からのキュー長から、キューが空である、キュ
ーがフレーム長の２ｎ倍（＝Ｔｈ2,k）である、キュ
ーがフレーム長のｎ倍（＝Ｔｈ1,k）であるの３点の比
較を行い、結果をバッファ初期化制御用のバッファ初期
化要求信号（Ｓ２０１，Ｓ２０３）に変換して、書き込
み制御部１０３及び読みだし制御部１０５に通知する。
ブロック図である。本実施例のバッファ初期化制御部１
０７は、フレームカウント部４０１とキュー長アップダ
ウンカウンタ部４０２と比較部４０３を備えている。フ
レームカウンタ部４０１は、ＶＰ別（ＳＴＭ側のチャネ
ル別）にＣＭ部１０６の出力を１２５ｕｓｅｃ間モニタ
ーしてフレーム長を計測し、システムによって設定され
るネットワークのＣＤＶ値ｎを掛けＶＰ（識別子ｋ）別
（ＳＴＭ側チャネル別）のバッファしきい値Ｔｈ1,kを
計算し、さらに２倍してＶＰ別（ＳＴＭ側チャネル別）
のバッファ長Ｔｈ2,kを計算する。キュー長アップダウ
ンカウンタ部４０２は、書き込み制御部１０３と読みだ
し制御部１０５から、ＶＰ毎に、それぞれ書き込み、読
みだしが発生したことを示す信号を受け、セルバッファ
部２０２内におけるＶＰ別（ＳＴＭ側チャネル別）のキ
ュー長をセルブロック単位に計算する。比較部４０３
は、キュー長アップダウンカウンタ部の出力するキュー
長とフレームカウンタ部４０１の各種出力を比較しバッ
ファ初期化信号及びバッファ初期化処理終了信号を発生
する。 バッファ初期化部１０７は、次のように動作す
る。フレームカウンタ部４０１は、ＣＭ部１０６から入
力されるＶＰ識別子ｋ（信号Ｓ１１４）をデコードし、
各ＶＰ識別子毎に、一定フレーム周期内に当該ＶＰ識別
子が何回発生したかをカウントし、各ＶＰのフレーム長
を計測する。各ＶＰはＳＴＭ網側の各チャネルと１：１
に対応する関係がある。このＶＰ毎のフレーム長に、フ
レーム周期を単位として測ったＣＤＶ値（ＡＴＭ網内の
ＣＤＶ値を１２５μｓで割り算した値）ｎを掛けてＶＰ
（識別子ｋ）別に第１のしきい値Ｔｈ1,kを生成する。
さらに、このＶＰ毎のフレーム長に２ｎをかけて第２の
しきい値Ｔｈ2,kを生成する。Ｔｈ1,kは、ＡＴＭ網の転
送遅延ゆらぎによる平均セル速度のゆらぎに対応する。
Ｔｈ2,kは、転送遅延ゆらぎを吸収するために必要な最
小バッファ量で、当該ＶＰを蓄積するキューのバッファ
長を限定する。 キュー長アップダウンカウンタ部は、
ＶＰ毎に（ＳＴＭ網側のチャネル毎に）アップダウンカ
ウンタを持ち、書き込み制御部１０３から各ＶＰ単位に
書き込みが発生した回数を信号Ｓ１０３として受け、ま
た読みだし制御部１０５から各ＶＰ毎に読みだしが発生
した回数を信号Ｓ１１２として受けて、セルバッファ部
２０２内におけるそれぞれのＶＰ毎にキューの長さを計
測する。比較部４０３は、ＶＰ（識別子ｋ）毎に（チャ
ネル毎に）、フレームカウンタ部４０１からのＴ
ｈ1,k、Ｔｈ2,kと、キュー長アップダウンカウンタ部４
０２からのキュー長から、キューが空である、キュ
ーがフレーム長の２ｎ倍（＝Ｔｈ2,k）である、キュ
ーがフレーム長のｎ倍（＝Ｔｈ1,k）であるの３点の比
較を行い、結果をバッファ初期化制御用のバッファ初期
化要求信号（Ｓ２０１，Ｓ２０３）に変換して、書き込
み制御部１０３及び読みだし制御部１０５に通知する。
【００２７】以上のような構成をもつＡＴＭ／ＳＴＭ変
換回路は、全体として次のように動作する。先ず、セル
バッファ部２０２におけるＶＰ毎（ＳＴＭ信号の各チャ
ネル）のキュー長が０になった場合、または、キュー長
がＴｈ2,kになった場合には、そのキューに関し初期化
処理を行う。初期化処理は、キュー長を０にリセットし
た後、網内ＣＤＶ値ｎに対応するフレーム長（Ｔ
ｈ1,k）分だけ入力ＡＴＭセルをためた後にＳＴＭ網へ
の読みだしを開始する処理である。そのために、バッフ
ァ初期化制御部１０７は、バッファ初期化要求信号Ｓ２
０１を書き込み制御部１０３に出力する。書き込み制御
部１０３は当該キューのＶＰにおいて次の入力セルのセ
ルバッファ部２０２への書き込み時に、そのＶＰのバッ
ファ初期化要求ビットをＯｎにし、そのＶＰ以後の入力
ＡＴＭセルのセルバッファ部２０２への書き込みを中止
する。読みだし制御部１０５は当該ＶＰのキューからの
読み出しを継続し、読み出しデータにおいてバッファ初
期化要求ビットのＯｎを検出した時、書き込み制御部１
０３にキューの読みだしが完了してキューが空になった
ことを通知する（Ｓ２０２）。その通知を受信後、書き
込み制御部１０３は当該ＶＰの入力ＡＴＭセルのセルバ
ッファ部２０２への書き込みを再開する。バッファ初期
化制御部１０７は、当該ＶＰ（ｋ）のキュー長をモニタ
ーし、Ｔｈ1,kを越えた時、読みだし再開指示Ｓ２０３
を読みだし制御部１０５に通知する。読みだし制御部１
０５は、その後、当該ＶＰのキューからの読み出しを再
開する。
換回路は、全体として次のように動作する。先ず、セル
バッファ部２０２におけるＶＰ毎（ＳＴＭ信号の各チャ
ネル）のキュー長が０になった場合、または、キュー長
がＴｈ2,kになった場合には、そのキューに関し初期化
処理を行う。初期化処理は、キュー長を０にリセットし
た後、網内ＣＤＶ値ｎに対応するフレーム長（Ｔ
ｈ1,k）分だけ入力ＡＴＭセルをためた後にＳＴＭ網へ
の読みだしを開始する処理である。そのために、バッフ
ァ初期化制御部１０７は、バッファ初期化要求信号Ｓ２
０１を書き込み制御部１０３に出力する。書き込み制御
部１０３は当該キューのＶＰにおいて次の入力セルのセ
ルバッファ部２０２への書き込み時に、そのＶＰのバッ
ファ初期化要求ビットをＯｎにし、そのＶＰ以後の入力
ＡＴＭセルのセルバッファ部２０２への書き込みを中止
する。読みだし制御部１０５は当該ＶＰのキューからの
読み出しを継続し、読み出しデータにおいてバッファ初
期化要求ビットのＯｎを検出した時、書き込み制御部１
０３にキューの読みだしが完了してキューが空になった
ことを通知する（Ｓ２０２）。その通知を受信後、書き
込み制御部１０３は当該ＶＰの入力ＡＴＭセルのセルバ
ッファ部２０２への書き込みを再開する。バッファ初期
化制御部１０７は、当該ＶＰ（ｋ）のキュー長をモニタ
ーし、Ｔｈ1,kを越えた時、読みだし再開指示Ｓ２０３
を読みだし制御部１０５に通知する。読みだし制御部１
０５は、その後、当該ＶＰのキューからの読み出しを再
開する。
【００２８】フレーム位置検出部１０８が、セルバッフ
ァ部２０２から読み出されるデータのフレーム位置ビッ
トのＯｎを検出した時には、その旨を読みだし制御部１
０５に通知する（Ｓ１１１）。ＣＭ部１０６は、各ＶＰ
（ＳＴＭ信号の各チャネル）の、８ｋＨｚフレーム内に
おける最初のタイムスロットを指定するＣＭ情報Ｓ１１
４を出力するときには、当該ＣＭ情報の先頭タイムスロ
ットビットをＯｎにして出力する。読みだし制御部１０
５は、フレーム位置検出部１０８からフレーム位置指示
信号Ｓ１１１を受けた場合において、ＣＭ部１０６から
のＣＭ情報Ｓ１１４の先頭タイムスロットビットがＯＮ
になっていない時には、そのＳＴＭ側チャネルへのセル
バッファ部２０２からの読みだしを停止し、ＣＭ情報の
先頭タイムスロットビットがＯＮになった時に読みだし
を開始する。それによって、セルバッファ部２０２上に
蓄積されているフレームの位相とＳＴＭ網へ読みだされ
るフレームの位相がＶＰ毎に同期する。
ァ部２０２から読み出されるデータのフレーム位置ビッ
トのＯｎを検出した時には、その旨を読みだし制御部１
０５に通知する（Ｓ１１１）。ＣＭ部１０６は、各ＶＰ
（ＳＴＭ信号の各チャネル）の、８ｋＨｚフレーム内に
おける最初のタイムスロットを指定するＣＭ情報Ｓ１１
４を出力するときには、当該ＣＭ情報の先頭タイムスロ
ットビットをＯｎにして出力する。読みだし制御部１０
５は、フレーム位置検出部１０８からフレーム位置指示
信号Ｓ１１１を受けた場合において、ＣＭ部１０６から
のＣＭ情報Ｓ１１４の先頭タイムスロットビットがＯＮ
になっていない時には、そのＳＴＭ側チャネルへのセル
バッファ部２０２からの読みだしを停止し、ＣＭ情報の
先頭タイムスロットビットがＯＮになった時に読みだし
を開始する。それによって、セルバッファ部２０２上に
蓄積されているフレームの位相とＳＴＭ網へ読みだされ
るフレームの位相がＶＰ毎に同期する。
【００２９】
【発明の効果】以上、詳細に説明したように、この発明
は、次の効果を有する。１）セルバッファとして共有メ
モリ型のバッファを使用することによって、チャネル数
やチャネル速度が任意に組み合わされた、複数の構造化
された（すなはち、フレームを持った）ＣＢＲ（Contin
uous Bit Rate ）信号のＶＰを入力してＳＴＭ信号に変
換できる。２）チャネル間の８ｋＨｚの整数倍であるフ
レーム位相を簡易にＳＴＭ側で８ｋＨｚ単位に合わせる
ことができる。これらの処理はコントロールメモリによ
る外部情報のみにより自動的に行われる。３）そのセル
バッファ量は理論上最低のメモリコストで実現できる。
４）セルバッファの書き込み側はセルブロック単位で行
われるため、セルバッファのアドレス管理が簡易にな
る。５）セルバッファ内の各チャネルのキューの接続
を、セルバッファのセルブロックアドレスと同一のアド
レスでポイントされ同一の動作を行う共有バッファであ
るポインタバッファによって管理するため、各チャネル
単位のセルバッファ内のキューを管理するアドレスＦＩ
ＦＯを必要とせずに構成できる。６）以上まとめると、
最少に近いハードウェアコスト及び消費電力で、完全自
由なＡＴＭ／ＳＴＭ変換を実現することができる。
は、次の効果を有する。１）セルバッファとして共有メ
モリ型のバッファを使用することによって、チャネル数
やチャネル速度が任意に組み合わされた、複数の構造化
された（すなはち、フレームを持った）ＣＢＲ（Contin
uous Bit Rate ）信号のＶＰを入力してＳＴＭ信号に変
換できる。２）チャネル間の８ｋＨｚの整数倍であるフ
レーム位相を簡易にＳＴＭ側で８ｋＨｚ単位に合わせる
ことができる。これらの処理はコントロールメモリによ
る外部情報のみにより自動的に行われる。３）そのセル
バッファ量は理論上最低のメモリコストで実現できる。
４）セルバッファの書き込み側はセルブロック単位で行
われるため、セルバッファのアドレス管理が簡易にな
る。５）セルバッファ内の各チャネルのキューの接続
を、セルバッファのセルブロックアドレスと同一のアド
レスでポイントされ同一の動作を行う共有バッファであ
るポインタバッファによって管理するため、各チャネル
単位のセルバッファ内のキューを管理するアドレスＦＩ
ＦＯを必要とせずに構成できる。６）以上まとめると、
最少に近いハードウェアコスト及び消費電力で、完全自
由なＡＴＭ／ＳＴＭ変換を実現することができる。
【図１】この発明のアーキテクチャーの全体図を示すブ
ロック図である。
ロック図である。
【図２】この発明における共有メモリ部の構成を示すブ
ロック図である。
ロック図である。
【図３】この発明における読みだし制御部の構成を示す
ブロック図である。
ブロック図である。
【図４】この発明におけるバッファ初期化制御部の構成
を示すブロック図である。
を示すブロック図である。
【図５】この発明におけるデータのフォーマットを示す
図である。
図である。
【図６】共有バッファ部内における連鎖リストの管理構
造を示す。
造を示す。
【図７】従来方式の一例を示すブロック図である。
１０１ ＡＡＬ１処理部 １０２ 共有バッファ部 １０３ 書き込み制御部 １０４ 空きアドレスＦＩＦＯ部 １０５ 読みだし制御部 １０６ ＣＭ部 １０７ バッファ初期化制御部 １０８ フレーム位置検出部 ２０１ ポインタバッファ部 ２０２ セルバッファ部 ２０３ カウンタ部 ２０４ ラッチ部 ３０１ ヘッドレジスタ部 ３０２ ダウンカウンタ部 ４０１ フレームカウンタ部 ４０２ キュー長アップダウンカウンタ部 ４０３ 比較部 Ｓ１０１ ＡＴＭセル信号 Ｓ１０２ 内部データフォーマット（ＡＴＭ入力側） Ｓ１０３ 書き込み中のセルブロックアドレス（ＶＰ単
位） Ｓ１０４ 次のＡＴＭセル入力のためのセルブロックア
ドレス（ＶＰ単位） Ｓ１０５ 書き込み中のセルブロックアドレス内におけ
るオフセットアドレス Ｓ１１０ 内部データフォーマット（ＳＴＭ出力側） Ｓ１１１ フレーム位置指示信号 Ｓ１１２ 読みだし中のセルブロックアドレス（ＶＰ単
位） Ｓ１１３ 読みだし中のセルブロックアドレス内におけ
るオフセットアドレス（ＶＰ単位） Ｓ１１４ ＣＭ情報 Ｓ１１５ 次に読み出すべきセルブロックアドレス（Ｖ
Ｐ単位） Ｓ２０１ バッファ初期化要求信号（ＶＰ単位） Ｓ２０２ キューが空になったことを通知する信号（Ｖ
Ｐ単位） Ｓ２０３ キューからの読みだし再開指示信号（ＶＰ単
位）
位） Ｓ１０４ 次のＡＴＭセル入力のためのセルブロックア
ドレス（ＶＰ単位） Ｓ１０５ 書き込み中のセルブロックアドレス内におけ
るオフセットアドレス Ｓ１１０ 内部データフォーマット（ＳＴＭ出力側） Ｓ１１１ フレーム位置指示信号 Ｓ１１２ 読みだし中のセルブロックアドレス（ＶＰ単
位） Ｓ１１３ 読みだし中のセルブロックアドレス内におけ
るオフセットアドレス（ＶＰ単位） Ｓ１１４ ＣＭ情報 Ｓ１１５ 次に読み出すべきセルブロックアドレス（Ｖ
Ｐ単位） Ｓ２０１ バッファ初期化要求信号（ＶＰ単位） Ｓ２０２ キューが空になったことを通知する信号（Ｖ
Ｐ単位） Ｓ２０３ キューからの読みだし再開指示信号（ＶＰ単
位）
Claims (7)
- 【請求項１】 フレーム周期に時分割多重化された任意
の伝送速度の任意数のチャネルを伝送するＳＴＭ信号の
チャネル毎の情報をセル単位で転送するＡＴＭセルを元
のＳＴＭ信号に変換するＡＴＭ／ＳＴＭ変換回路であっ
て、当該ＡＴＭ網のセル転送遅延ゆらぎをＴとすると
き、 前記ＡＴＭセルを入力し、そのＡＴＭセルに、ＩＴＵ勧
告Ｉ．３６３の構造化データ転送のプロトコルによりＳ
ＡＲ／ＣＳレイヤの処理を行い、その結果の一つとして
ＳＴＭフレームのフレーム箇所と仮想パス識別子を抽出
して当該ＡＴＭセルを出力するＡＡＬ１処理部１０１
と、 前記ＡＴＭセルのセル転送遅延ゆらぎを吸収するため
に、該ＡＴＭセルを仮想パス毎に格納するセルバッファ
手段と、 前記セルバッファ手段中の、各々の仮想パスを格納する
区域をセルブロックとするとき、ＡＡＬ１処理部が抽出
した仮想パス番号をもつＡＴＭセルを前記セルバッファ
手段へ書き込むためのセルブロックアドレスを出力する
書き込み制御部と、 ＡＴＭセルの仮想パスの、ＳＴＭフレームへのチャネル
配置が蓄積され、前記セルバッファ手段から次に読み出
されるべき仮想パスを指定する情報が、ＳＴＭ網のフレ
ーム条件に合わせて読み出されるコントロールメモリ部
と、 セルバッファ手段への読みだしアドレスを管理し、コン
トロールメモリ部の出力によって指定される仮想パス
を、セルバッファ手段から読みだす読みだし制御部と、 書き込み制御部と読みだし制御部からそれぞれ書き込み
および読みだしの発生を通知する信号を入力して前記セ
ルバッファ手段に蓄積されている情報量を監視し、該情
報量が所定の条件を満たした時、バッファ初期化処理を
行うバッファ初期化制御部とを有する多重ＡＴＭ／ＳＴ
Ｍ装置において、 前記セルバッファ手段は、ＡＡＬ１処理部から受信した
ＡＴＭセルのペイロードを仮想パス毎にそれぞれ格納す
る、キューを構成する複数のセルブロックを有し、か
つ、該セルバッファ手段は、伝送路容量の２Ｔ倍に等し
い総バッファ量を 有し、任意の数の任意の速度のチャネ
ルが任意のセルブロックを使用することができる共有バ
ッファとして構成され、共有バッファの空きセルブロックのアドレスを管理し、
書き込み制御部の要求に応じて、空きセルブロックアド
レスを書き込み制御部へ通知し、読みだし中の仮想パス
の読みだしが終了したときには、読みだし制御部から出
力される、当該仮想パスが格納されていたセルブロック
アドレスを新たな空きセルブロックアドレスとして格納
する空きセルブロックアドレス管理部を有し、 読み出し制御部は仮想パスの読みだしが終了する毎に当
該仮想パスが格納されていたセルブロックアドレスを空
きセルブロックアドレス管理部に通知する ことを特徴と
する構造化データの多重ＡＴＭ／ＳＴＭ変換装置。 - 【請求項２】 空きセルブロックアドレス管理部はＦＩ
ＦＯレジスタを有し、共有バッファの空きセルブロック
アドレスを先入れ先出しで管理しており、書き込み制御
部の要求に応じて、該ＦＩＦＯレジスタの先頭に格納さ
れている空きセルブロックアドレスを当該書き込み制御
部に通知し、読みだし制御部が、読みだし中の仮想パス
の読みだしが終了したときには、当該セルブロックアド
レスを新たな空きセルブロックアドレスとして、ＦＩＦ
Ｏレジスタの最後に格納する請求項１に記載の装置。 - 【請求項３】 セルバッファ手段からＳＴＭ網に読み出
されるデータのフレーム先頭位置ビットを検出するフレ
ーム位置検出手段を有し、フレーム位置検出手段は、フ
レーム先頭位置を検出したときには、先頭位置指示信号
を読みだし制御部に出力し、 読みだし制御部は、フレーム位置検出手段からフレーム
位置指示信号を受けた場合において、コントロールメモ
リ部が、ＳＴＭフレームの最初のタイムスロットを指定
するコントロールメモリ情報を出力していないときに
は、そのＳＴＭ網へのセルバッファ手段からの読みだし
を停止し、コントロールメモリ部が、ＳＴＭフレームの
最初のタイムスロットを指定するコントロールメモリ情
報を出力した時に読みだし制御を開始する、請求項１に
記載の装置。 - 【請求項４】 前記複数のキューは、連鎖リストを構成
する請求項１に記載の装置。 - 【請求項５】 前記共有バッファは、セルバッファ部と
ポインタバッファ部とラッチ部とカウンタ部を有し、セ
ルバッファ部は、仮想パス毎にキューを有し、キューの
個々のセルブロックは個々のＡＴＭセルのペイロードを
格納し、セルブロックに格納される情報のアドレスは、
セルブロックを指定するセルブロックアドレスと個々の
セルブロック内の格納位置を指定するオフセットアドレ
スの２種類のアドレスにより指定され、ポインタバッフ
ァ部は、前記セルバッファ部における、連鎖リスト構成
で構成されているキューのポインタを格納し、該ポイン
タは、当該キューを構成するセルブロックの次のセルブ
ロックのセルブロックアドレスを指定し、ラッチ部は、
セルブロックアドレスをラッチし、カウンタ部は、入力
するＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフ
ォーマットであるかに応じてそれぞれ４６または４７の
カウントを行って、前記オフセットアドレスを指定す
る、請求項４に記載の装置。 - 【請求項６】 前記読みだし制御部は、ヘッドレジスタ
部とダウンカウント部を有し、ヘッドレジスタ部は、仮
想パス別に読みだしを行うためのセルブロックアドレス
を格納し、ダウンカウント部は、読みだしのためのオフ
セットアドレスを生成し、ＳＴＭ網側のチャネル別に読
みだされるセルブロックがＰフォーマットであるかＮｏ
ｎ−Ｐフォーマットであるかに応じてそれぞれ４６また
は４７の値から０までのダウンカウントを行う、請求項
１に記載の装置。 - 【請求項７】 前記バッファ初期化制御部は、フレーム
カウント部とキュー長アップダウンカウンタ部と比較部
からなり、フレームカウンタ部は、仮想パス（ｋ）別に
コントロールメモリ部の出力をフレーム周期間モニター
してフレーム長（Ｆk）を計算し、そのフレーム長に比
ｎをかけ算して仮想パス別の第１のバッファしきい値Ｔ
ｈ1 、 kを計算し、さらにＴｈ1 、 kを２倍して仮想パス別の
第２のバッファしきち値Ｔｈ2 、 kを計算し、キュー長ア
ップダウンカウンタ部は、書き込み制御部と読みだし制
御部からそれぞれ書き込みおよび読みだしの発生を通知
する信号を入力してセルバッファ部内における仮想パス
別のキュー長をセルブロック毎に計算し、比較部は、キ
ュー長アップダウンカウンタ部の出力するキュー長とフ
レームカウンタ部の出力を比較し、それぞれの仮想パス
（ｋ）について、キュー長が０またはＴｈ2 、 kになった
ときに当該キューをリセットした後、当該キュー長がＴ
ｈ1 、 kになるまで、当該キューの読みだしを停止しなが
ら書き込みを実行することを書き込み制御部および読み
だし制御部に指示するバッファ初期化信号を発生し、当
該キューのキュー長がＴｈ1 、 kに達したときに、読みだ
しを再開するためにバッファ初期化処理終了信号を発生
する、請求項１に記載の装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138173A JP2770786B2 (ja) | 1995-06-05 | 1995-06-05 | 構造化データの多重ａｔｍ／ｓｔｍ変換装置 |
| US08/655,216 US5742600A (en) | 1995-06-05 | 1996-06-05 | Multiplex ATM/STM converter for structured data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138173A JP2770786B2 (ja) | 1995-06-05 | 1995-06-05 | 構造化データの多重ａｔｍ／ｓｔｍ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08331149A JPH08331149A (ja) | 1996-12-13 |
| JP2770786B2 true JP2770786B2 (ja) | 1998-07-02 |
Family
ID=15215753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7138173A Expired - Fee Related JP2770786B2 (ja) | 1995-06-05 | 1995-06-05 | 構造化データの多重ａｔｍ／ｓｔｍ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5742600A (ja) |
| JP (1) | JP2770786B2 (ja) |
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1995
- 1995-06-05 JP JP7138173A patent/JP2770786B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-05 US US08/655,216 patent/US5742600A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5742600A (en) | 1998-04-21 |
| JPH08331149A (ja) | 1996-12-13 |
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