JP2770786B2 - 構造化データの多重atm/stm変換装置 - Google Patents
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Description
された複数のチャネルをもつSTM信号のチャネル毎の
情報をセル単位で転送するATMセルを元のSTM信号
に変換する、構造化データの多重ATM/STM変換方
式に関する。
ecまたは500usec)を持つSTM信号は、IT
U勧告I.363のAAL1プロトコルによりATMセ
ルとしてATM網で転送される。対象となるSTM信号
は64kbps×n(n:任意の自然数)で表される。
複数のSTMチャネルはそれぞれ異なるVP(仮想パ
ス)を与えられ、ATMセルとして転送される。従来の
構造化データの多重ATM/STM変換方式では、前記
ATMセルはVP単位に分割されたバッファにATM網
内に生じるCDV(転送遅延ゆらぎ)値以上蓄積された
上で、STM網のフレーム条件に併せて読み出される。
前記バッファは、オーバーフロー時及びアンダーフロー
時に初期化され、あらためて当該ATM網内に生じるC
DVの値以上ためられて読み出しが再開される。従来の
方式においては、前記バッファは、STM信号の速度に
併せて固定的に分割されているか、もしくは複数のST
M信号間に存在する規則性を利用した効率的な分割運用
が図られている。
の要部のブロック図である。ATM/STM変換回路
は、AAL1(ATMアプリケーションレイヤ・タイプ
1)処理部71、セルバッファ72、書込み制御部7
3、読出し制御部75、CM部(コントロールメモリ
部)76、バッファ初期化部77を備えている。AAL
1処理部71は、ITU勧告I.363の構造化データ
転送のプロトコルによってSTMフレームがセル化され
ているATMセルS101を受信する。AAL1処理部
71は、ATMセルS101を受信すると、SAR/C
Sレイヤの処理を行い、その結果の一つとしてSTMフ
レームのフレーム位置およびVPI(VP識別子)を抽
出する。AAL1処理部71は、次ぎに、そのATMセ
ルS101をセルバッファ72に送ると共に、当該AT
Mセルの到来とVPIを書込み制御部73に通知する。
セルバッファ72は、それぞれ、固定的またはある程度
の効率的運用を図られたメモリ容量をもつ複数のバンク
から成っていて、ATMセルのVP毎に、すなわち、1
つのVPに1つのバンクを指定してATMセルを格納す
る。書込み制御部73はセルバッファへのATMセルの
書込みを管理する。すなわち、ATMセルの到来の通知
に応答して、セルバッファ72の書込みアドレスを制御
すると共に、読みだしが終了したVPのアドレスを空き
セルアドレスとして以後の書き込みのために保持する。
CM部76は、STM網側のフレームに合わせて、読み
出されるべきVPの識別子情報を蓄積し、該情報は、S
TM網のタイミングに合わせて読みだし制御部75に通
知される共に、バッファ初期化制御部77にその通知が
発生したことが通知される。読みだし制御部75は、セ
ルバッファ72からのVPの読みだしを管理する。すな
わち、初期化時以外のときには、CM部76の出力に応
答してVPを読みだして時分割多重STMフレームを生
成する。読みだし制御部75は、また、初期化時におい
てセルバッファ72がリセットされた時以後CDV値を
越す迄の時間は、セルバッファ72の読みだしを停止す
る。 バッファ初期化部77は、セルバッファのあるバ
ンクがオーバフローまたはアンダーフローしたときに
は、書き込み制御部73に、そのバンクに対する書き込
みの停止を指示して当該バンクを0にリセットする。バ
ッファ初期化部77は、さらに、書き込み制御部と読み
だし制御部からそれぞれ書き込みおよび読みだしの発生
を通知する信号を入力してセルバッファ72に蓄積され
ている情報量を監視し、一方、CM部76の出力に基づ
いてCDV値に対応するしきい値を設定し、当該バンク
に格納されている情報量がそのしきい値に達したとき、
初期化を終了して読みだしを再開する指示を読みだし制
御部に指示する。このようにして、セルバッファ72に
CDV値に対応する情報量がためられた後に、読みだし
が再開される。
は、全く異なる速度を持つ複数のSTM信号を収容する
場合には、個々のVPに対応するセルバッファの大きさ
を最大速度のSTM信号に対応する大きさにするため、
全体のセルバッファによるメモリ規模が極めて大きくな
る。また、複数のSTM信号の速度条件及びフレームフ
ォーマットにある程度の制限を持たせ、かつ、その条件
の下でSTM信号の速度間の規則性を利用して、全セル
バッファのメモリ量を最低に押さえる方式が考えられた
が、全く異なる任意の速度を持つ複数のSTM信号を低
いメモリコストで収容することはできなかった。いずれ
の方式にしても、結果として、回路規模と消費電力が増
すという問題点があった。
わせを持つ複数のSTM信号に対して、全セルバッファ
の容量を常に一定とし、自動的にSTM側への読み出し
を行うことを可能とするアーキテクチャーを実現し、結
果として、セルバッファの容量自体も、どのような状況
でも理論的に最小で、回路規模と消費電力を最小に押さ
えることにある。
問題点を解決するため、本発明の構造化データの多重化
ATM/STM変換装置は、フレーム周期に時分割多重
化された複数のチャネルをもつSTM信号のチャネル毎
の情報をセル単位で転送するATMセルを元のSTM信
号に変換するATM/STM変換回路であって、前記A
TMセルを入力し、そのATMセルに、ITU勧告I.
363の構造化データ転送のプロトコルによりSAR/
CSレイヤの処理を行い、その結果の一つとしてSTM
フレームのフレーム箇所と仮想パス識別子を抽出して当
該ATMセルを出力するAAL1処理部101、前記A
TMセルのセル転送遅延ゆらぎを吸収するために、該A
TMセルを仮想パス毎に格納するセルバッファ手段、セ
ルバッファ手段中の、各々の仮想パスを格納する区域を
セルブロックとするとき、AAL1処理部が抽出した仮
想パス番号をもつATMセルを前記セルバッファ手段へ
書き込むためのセルブロックアドレスを制御する書き込
み制御部、ATMセルの仮想パスの、STMフレームへ
のチャネル配置が蓄積され、前記セルバッファ手段から
次に読み出されるべき仮想パスを指定する情報が、ST
M網のフレーム条件に合わせて読み出されるコントロー
ルメモリ部、セルバッファ手段への読みだしアドレスを
管理し、コントロールメモリ部の出力によって指定され
る仮想パスを、セルバッファ手段からの読みだす読みだ
し制御部、書き込み制御部と読みだし制御部からそれぞ
れ書き込みおよび読みだしの発生を通知する信号を入力
して前記セルバッファ手段に蓄積されている情報量を監
視し、該情報量が所定の条件を満たした時、バッファ初
期化処理を行うバッファ初期化制御部とを有し、セルバ
ッファ手段は、AAL1処理部から受信したATMセル
のペイロードを仮想パス毎に格納する複数のキューを有
し、かつ、各々のキューを構成するセルブロックのバッ
ファ量が、各々のキューのバッファ量の総和が伝送路容
量に依存して定まる所定値に等しいという条件の下で、
相互に独立に設定される共有バッファとして構成されて
いる。
に格納される仮想パスの仮想パス識別子をkとし、仮想
パスkのフレーム長をFkとし、セル転送遅延ゆらぎT
とフレーム周期Tfとの比(T/Tf)をnとするとき、
2nFk に等しく設定される。また、バッファ量の総
和は、当該ATM網のセル転送遅延ゆらぎをTとすると
き、伝送路容量の2T倍に等しく定められる。複数のキ
ューは、連鎖リストを構成することが望ましい。
ャネル速度をRk、ネットワーク内CDV値をTとする
と、ATM網からSTM網に出力されるSTMフレーム
が元のSTMフレームに合致するように、CDVを吸収
するために必要な各チャネル(各VP)の最小セルバッ
ファ量は2xRkxTになることが知られている。従っ
て、 総セルバッファ量=Σ(2xRKxT) =2TΣRk =2TRall (1) ここで、Σはk=1からk=Nまでの和で、Nはチャネ
ル数(VPの数)である。チャネル数及び個々のチャネ
ル速度に関わらず、総チャネル速度の最大値は伝送路容
量より決定されるので一定であり、ネットワーク内CD
VT値も一定である。従って、式(1)はどのようなチ
ャネル数及びチャネル速度の組み合わせにおいても成立
し、また必要最低限度のセルバッファ量を示す。本発明
のデセル化法ではセルバッファとして共有バッファ型の
ものを使用しているので、式(1)で示されるセルバッ
ファ量によって、任意のチャネル数及びチャネル速度の
収容が可能である。
ーのアドレスは、チャネル毎のアドレス管理FIFOで
はなく、セルバッファのセルブロックアドレスと同一の
アドレスでポイントされ、チャネル毎のアドレス管理F
IFOと同一の動作をする共有バッファであるポインタ
バッファにより管理される。それによって、総メモリ量
の削減が実現される。チャネル毎のアドレス管理FIF
Oを使用した場合、その大きさは、1チャネル当り式
(3)で表される C=N×log2N (3) ここで、Cは1チャネル当りのアドレス管理FIFOの
メモリ量で、Nはセルバッファ部内におけるセルブロッ
ク数である。従って、全メモリ量は次式(4)になる。
メモリ量であり、Lはチャネル数である。ポインタバッ
ファを使用した場合、そのメモリ量は、次式(5)で示
される。
Nはセルバッファ部内のセルブロック数である。式
(5)と式(4)との比は、1/L となり、メモリ量
の大幅な削減が達成される。全チャネル数のLが大きく
なるほど、その効果は大きい。
て説明する。本発明の多重ATM/STM変換回路は、
ITU勧告I.363の構造化データ転送のプロトコル
によりSTMフレームがセル化されているATMセルを
元のSTMフレームに変換する回路である。図1は、多
重化ATM/STM変換回路の一実施例のブロック図で
ある。本実施例の多重化ATM/STM変換回路は、A
LL1処理部101、共有バッファ102、書き込み制
御部103、空きアドレスFIFO部104、読みだし
制御部105、CM部106、バッファ初期化処理部1
07、フレーム位置検出部108を備え、ATMセルS
101はAAL1処理部101に入力する。
01を入力すると、SAR/CSレイヤの処理を行い、
その結果の一つとしてSTMフレームのフレーム位置を
抽出する。また、AAL1処理部101は、ユーザデー
タにフレームであるか否かを示すフレーム位置指示ビッ
ト、バッファ初期化制御部107からのバッファ初期化
要求ビットと、セルブロックに格納されているデータで
あるATMセルがPフォーマットであるかNon−Pフ
ォーマットであるかを示すPフォーマットビットを付加
して共有バッファ部102に転送する。図5は、共有バ
ッファ部102に入力される信号S102のデータフォ
ーマットを示す。AAL1処理部101は、また、入力
セルのVPI(仮想パス識別子)を認識し、書き込み制
御部103に通知する。
セルバッファ部を有し、セルバッファ部は、VP単位
(STM網側のチャネル単位)のキューを有し、それぞ
れのキューのブロックは個々のATMセルのペイロード
を格納する。以下、このブロックをセルブロックと記
す。セルバッファ部内の各アドレスは、セルブロックを
指定するセルブロックアドレスと、個々のセルブロック
内のオフセットであるオフセットアドレスの2種類のア
ドレスによりポイントされる。共有バッファ部102
は、ALL1処理部101から、図5のフォーマットを
持つATMセルを受信し、書き込み制御部103から通
知されたセルブロックアドレスにVP単位でそのATM
セルが書き込まれる。共有バッファ部102は、また、
次の入力セルのためのセルブロックアドレスS104を
書き込み制御部103から受信して、データとして保持
する。共有バッファ部102の詳細な構成と動作は、図
2を参照して、後述する。
101から新しいセル到着の通知及びそのVP番号を受
けると、書き込み制御部103内に持つVP単位(ST
M網側のチャネル単位)に登録されているテールレジス
タの値から該当VPのレジスタ値S103を選択し、そ
のレジスタ値を当該VPのセルブロックアドレスとし
て、共有バッファ部102に通知する。また、そのVP
に関して次に入力されるATMセルのセルブロックアド
レスS104を、空きセルブロックアドレスFIFO部
104から受信し、書き込み制御部103内の当該VP
のテールレジスタの値を更新する。同時に、テールレジ
スタに書き込まれたこの新しいセルブロックアドレスを
も共有バッファ部に通知する。また、ATMセルの書き
込みが発生したことを、バッファ初期化制御部107に
通知する。
ァ部102から読み出されるデータS110において
(図5)、フレーム位置指示ビットのOn/Offを監
視し、On時、その旨を読みだし制御部105に通知す
る(S111)。CM部106は、STM網側のタイミ
ングに応じて、読み出されるべきVPを読みだし制御部
105とバッファ初期化処理部107に通知する。
出部108から通知されたフレーム位置(S111)に
基づいてSTM網側のタイミングに同期させて、CM部
106によって指示されたVPを読み出す。また、読み
だしを終了したVPのセルブロックアドレスを、空きセ
ルアドレスとして空きセルアドレスFIFO部104と
バッファ初期化処理部107に通知する。読みだし制御
部105の詳細な構成と動作は図3を参照して後述す
る。
06からVP番号S114を受け、、書き込み制御部1
03から各VP単位に書き込みが発生したことを示す情
報をS103として受け、また読みだし制御部105か
ら各VP単位に読みだしが発生したことを示す情報をS
112として受け、後述の方法によって、セルバッファ
部内における各VP単位のキューの長さを計算する。そ
の計算結果から、キューが空である、キューがフレ
ーム長の2n倍である(n:網内のCDV値を125u
secで割ったもの)、キューがフレーム長のn倍で
あるの3点の比較を行い、結果をバッファ初期化制御用
の信号(S201,S203)に変換して、書き込み制
御部103及び読みだし制御部105に通知する。バッ
ファ初期化制御回路107の詳細な構成と動作は図4を
参照して後述する。
ファ部102における空きセルブロックアドレスをFI
FO内に管理しており、書き込み制御部103の要求に
応じて、空きセルアドレスFIFOの先頭に格納されて
いる空きセルブロックアドレスS104を通知し、読み
だし制御部105により、読みだし中のVPの読みだし
が終了した場合には、当該セルブロックアドレスS11
2を新たな空きセルブロックアドレスとして、空きセル
アドレスFIFOの最後に格納する。
一実施例の構成を示すブロック図である。本実施例の共
有バッファ部102は、セルバッファ部202、ポイン
タバッファ部201、ラッチ部204、カウンタ部20
3を備えている。セルバッファ部202は、VP単位
(STM網側のチャネル単位)のキューを有し、キュー
の個々のブロックは個々のATMセルのペイロードを格
納し、セルブロック単位のアドレスと個々のセルブロッ
ク内のオフセットアドレスの2種類のアドレスによりポ
イントされる。ポインタバッファ部201は前記セルバ
ッファ部202において連鎖リスト構造で構成されるキ
ューのポインタ(セルブロックアドレス)を格納する。
ラッチ部204は、セルブロック単位のアドレス(セル
ブロックアドレス)をラッチする。カウンタ部203
は、入力するATMセルがPフォーマットであるかNo
n−Pフォーマットであるかに応じてそれぞれ46もし
くは47のカウントを行う。
する。共有バッファ部102は、AAL1処理部101
から、図5のフォーマットを持つデータを受信し、書き
込み制御部から通知されるセルブロックアドレスに書き
込むために、セルバッファ部202に、セルブロックア
ドレス及び入力セルを転送する。カウンタ部203は、
図5のフォーマットで示される入力データS102のP
フォーマットビットから、入力セルがPフォーマットか
Non−Pフォーマットであるかの通知を受け、それぞ
れ、0から46または47のカウントアップを行う。セ
ルバッファ部202は、書き込み制御部103から通知
されるセルブロックアドレスS103とカウンタ部20
3から受けるオフセットアドレスS105を入力セルの
格納アドレスとして認識し、入力セルのペイロード部分
を内部のメモリに書き込む。ラッチ部204は、入力セ
ルが書き込まれているセルブロックアドレスをラッチす
る。ポインタバッファ部201は、ラッチ部204のラ
ッチしたセルブロックアドレスS103を内部のメモリ
のアドレスとして、該当VPの次の入力セルのためのセ
ルブロックアドレスS104を書き込み制御部103か
ら受信して、データとして書き込む。
単位の連鎖リスト管理構造を示す。セルバッファ部20
2とポインタバッファ部201との、同一のセルブロッ
クアドレス信号S103で指定されるアドレスには、そ
れぞれATMセルのペイロードおよび次のATMセルを
格納する位置を指定するポインタが格納される、連鎖リ
ストが示されている。この連鎖リストにおいては、セル
バッファ部202の、例えばセルブロックアドレスbの
位置には、指定されたVPのペイロードが格納され、ポ
インタバッファ部201の同一のアドレスbの位置に
は、次に格納されるATMセルの格納位置を示すポイン
タcがデータとして格納されている。
示すブロック図である。読みだし制御部105は、ヘッ
ドレジスタ部301とダウンカウント部302を備えて
いる。ヘッドレジスタ部301は、セルバッファ部20
2内に存するVP単位(STMのチャネル単位)のキュ
ーの先頭のセルブロックアドレスS112を各VP毎に
保持している。ヘッドレジスタ部301は、また、VP
単位(STM網側のチャネル単位)に読みだし中のセル
ブロック内のオフセット値S113も保持している。ダ
ウンカウント部302は、STM網側のチャネル別に読
みだし中のセルブロックがPフォーマットであるかNo
n−Pフォーマットであるかに応じてそれぞれ46もし
くは47の値から0までのダウンカウントを行う。
ら現時刻において出力すべきVP識別子の通知(S11
4)を受け、もしそのVPのセルブロックが読みだし中
であれば、そのVPのセルブロックのオフセット値S1
13を+1し、新たに読み出すべきオフセットアドレス
S113を得る。また、もしそのVPの読みだし中のセ
ルブロックアドレスのオフセット値が最大(セルブロッ
クがPフォーマットであれば46バイト、Non−Pフ
ォーマットであれば47バイト)の場合はそのセルブロ
ックの読みだしが終了したので、そのVPのセルバッフ
ァ部202内におけるキューの次のセルブロックのアド
レスS115をポインタバッファ部201から受け取
り、ヘッドレジスタ部301に書き込む。同時に、セル
バッファ部202から読み出されたデータ(図5)のP
フォーマット−ビットによって新しく読み出されるセル
ブロック内のATMセルがPフォーマットかNon−P
フォーマットか判定し、ダウンカウント部302にそれ
ぞれ46もしくは47のオフセット値をロードする。
ブロック図である。本実施例のバッファ初期化制御部1
07は、フレームカウント部401とキュー長アップダ
ウンカウンタ部402と比較部403を備えている。フ
レームカウンタ部401は、VP別(STM側のチャネ
ル別)にCM部106の出力を125usec間モニタ
ーしてフレーム長を計測し、システムによって設定され
るネットワークのCDV値nを掛けVP(識別子k)別
(STM側チャネル別)のバッファしきい値Th1,kを
計算し、さらに2倍してVP別(STM側チャネル別)
のバッファ長Th2,kを計算する。キュー長アップダウ
ンカウンタ部402は、書き込み制御部103と読みだ
し制御部105から、VP毎に、それぞれ書き込み、読
みだしが発生したことを示す信号を受け、セルバッファ
部202内におけるVP別(STM側チャネル別)のキ
ュー長をセルブロック単位に計算する。比較部403
は、キュー長アップダウンカウンタ部の出力するキュー
長とフレームカウンタ部401の各種出力を比較しバッ
ファ初期化信号及びバッファ初期化処理終了信号を発生
する。 バッファ初期化部107は、次のように動作す
る。フレームカウンタ部401は、CM部106から入
力されるVP識別子k(信号S114)をデコードし、
各VP識別子毎に、一定フレーム周期内に当該VP識別
子が何回発生したかをカウントし、各VPのフレーム長
を計測する。各VPはSTM網側の各チャネルと1:1
に対応する関係がある。このVP毎のフレーム長に、フ
レーム周期を単位として測ったCDV値(ATM網内の
CDV値を125μsで割り算した値)nを掛けてVP
(識別子k)別に第1のしきい値Th1,kを生成する。
さらに、このVP毎のフレーム長に2nをかけて第2の
しきい値Th2,kを生成する。Th1,kは、ATM網の転
送遅延ゆらぎによる平均セル速度のゆらぎに対応する。
Th2,kは、転送遅延ゆらぎを吸収するために必要な最
小バッファ量で、当該VPを蓄積するキューのバッファ
長を限定する。 キュー長アップダウンカウンタ部は、
VP毎に(STM網側のチャネル毎に)アップダウンカ
ウンタを持ち、書き込み制御部103から各VP単位に
書き込みが発生した回数を信号S103として受け、ま
た読みだし制御部105から各VP毎に読みだしが発生
した回数を信号S112として受けて、セルバッファ部
202内におけるそれぞれのVP毎にキューの長さを計
測する。比較部403は、VP(識別子k)毎に(チャ
ネル毎に)、フレームカウンタ部401からのT
h1,k、Th2,kと、キュー長アップダウンカウンタ部4
02からのキュー長から、キューが空である、キュ
ーがフレーム長の2n倍(=Th2,k)である、キュ
ーがフレーム長のn倍(=Th1,k)であるの3点の比
較を行い、結果をバッファ初期化制御用のバッファ初期
化要求信号(S201,S203)に変換して、書き込
み制御部103及び読みだし制御部105に通知する。
換回路は、全体として次のように動作する。先ず、セル
バッファ部202におけるVP毎(STM信号の各チャ
ネル)のキュー長が0になった場合、または、キュー長
がTh2,kになった場合には、そのキューに関し初期化
処理を行う。初期化処理は、キュー長を0にリセットし
た後、網内CDV値nに対応するフレーム長(T
h1,k)分だけ入力ATMセルをためた後にSTM網へ
の読みだしを開始する処理である。そのために、バッフ
ァ初期化制御部107は、バッファ初期化要求信号S2
01を書き込み制御部103に出力する。書き込み制御
部103は当該キューのVPにおいて次の入力セルのセ
ルバッファ部202への書き込み時に、そのVPのバッ
ファ初期化要求ビットをOnにし、そのVP以後の入力
ATMセルのセルバッファ部202への書き込みを中止
する。読みだし制御部105は当該VPのキューからの
読み出しを継続し、読み出しデータにおいてバッファ初
期化要求ビットのOnを検出した時、書き込み制御部1
03にキューの読みだしが完了してキューが空になった
ことを通知する(S202)。その通知を受信後、書き
込み制御部103は当該VPの入力ATMセルのセルバ
ッファ部202への書き込みを再開する。バッファ初期
化制御部107は、当該VP(k)のキュー長をモニタ
ーし、Th1,kを越えた時、読みだし再開指示S203
を読みだし制御部105に通知する。読みだし制御部1
05は、その後、当該VPのキューからの読み出しを再
開する。
ァ部202から読み出されるデータのフレーム位置ビッ
トのOnを検出した時には、その旨を読みだし制御部1
05に通知する(S111)。CM部106は、各VP
(STM信号の各チャネル)の、8kHzフレーム内に
おける最初のタイムスロットを指定するCM情報S11
4を出力するときには、当該CM情報の先頭タイムスロ
ットビットをOnにして出力する。読みだし制御部10
5は、フレーム位置検出部108からフレーム位置指示
信号S111を受けた場合において、CM部106から
のCM情報S114の先頭タイムスロットビットがON
になっていない時には、そのSTM側チャネルへのセル
バッファ部202からの読みだしを停止し、CM情報の
先頭タイムスロットビットがONになった時に読みだし
を開始する。それによって、セルバッファ部202上に
蓄積されているフレームの位相とSTM網へ読みだされ
るフレームの位相がVP毎に同期する。
は、次の効果を有する。1)セルバッファとして共有メ
モリ型のバッファを使用することによって、チャネル数
やチャネル速度が任意に組み合わされた、複数の構造化
された(すなはち、フレームを持った)CBR(Contin
uous Bit Rate )信号のVPを入力してSTM信号に変
換できる。2)チャネル間の8kHzの整数倍であるフ
レーム位相を簡易にSTM側で8kHz単位に合わせる
ことができる。これらの処理はコントロールメモリによ
る外部情報のみにより自動的に行われる。3)そのセル
バッファ量は理論上最低のメモリコストで実現できる。
4)セルバッファの書き込み側はセルブロック単位で行
われるため、セルバッファのアドレス管理が簡易にな
る。5)セルバッファ内の各チャネルのキューの接続
を、セルバッファのセルブロックアドレスと同一のアド
レスでポイントされ同一の動作を行う共有バッファであ
るポインタバッファによって管理するため、各チャネル
単位のセルバッファ内のキューを管理するアドレスFI
FOを必要とせずに構成できる。6)以上まとめると、
最少に近いハードウェアコスト及び消費電力で、完全自
由なATM/STM変換を実現することができる。
ロック図である。
ロック図である。
ブロック図である。
を示すブロック図である。
図である。
造を示す。
位) S104 次のATMセル入力のためのセルブロックア
ドレス(VP単位) S105 書き込み中のセルブロックアドレス内におけ
るオフセットアドレス S110 内部データフォーマット(STM出力側) S111 フレーム位置指示信号 S112 読みだし中のセルブロックアドレス(VP単
位) S113 読みだし中のセルブロックアドレス内におけ
るオフセットアドレス(VP単位) S114 CM情報 S115 次に読み出すべきセルブロックアドレス(V
P単位) S201 バッファ初期化要求信号(VP単位) S202 キューが空になったことを通知する信号(V
P単位) S203 キューからの読みだし再開指示信号(VP単
位)
Claims (7)
- 【請求項1】 フレーム周期に時分割多重化された任意
の伝送速度の任意数のチャネルを伝送するSTM信号の
チャネル毎の情報をセル単位で転送するATMセルを元
のSTM信号に変換するATM/STM変換回路であっ
て、当該ATM網のセル転送遅延ゆらぎをTとすると
き、 前記ATMセルを入力し、そのATMセルに、ITU勧
告I.363の構造化データ転送のプロトコルによりS
AR/CSレイヤの処理を行い、その結果の一つとして
STMフレームのフレーム箇所と仮想パス識別子を抽出
して当該ATMセルを出力するAAL1処理部101
と、 前記ATMセルのセル転送遅延ゆらぎを吸収するため
に、該ATMセルを仮想パス毎に格納するセルバッファ
手段と、 前記セルバッファ手段中の、各々の仮想パスを格納する
区域をセルブロックとするとき、AAL1処理部が抽出
した仮想パス番号をもつATMセルを前記セルバッファ
手段へ書き込むためのセルブロックアドレスを出力する
書き込み制御部と、 ATMセルの仮想パスの、STMフレームへのチャネル
配置が蓄積され、前記セルバッファ手段から次に読み出
されるべき仮想パスを指定する情報が、STM網のフレ
ーム条件に合わせて読み出されるコントロールメモリ部
と、 セルバッファ手段への読みだしアドレスを管理し、コン
トロールメモリ部の出力によって指定される仮想パス
を、セルバッファ手段から読みだす読みだし制御部と、 書き込み制御部と読みだし制御部からそれぞれ書き込み
および読みだしの発生を通知する信号を入力して前記セ
ルバッファ手段に蓄積されている情報量を監視し、該情
報量が所定の条件を満たした時、バッファ初期化処理を
行うバッファ初期化制御部とを有する多重ATM/ST
M装置において、 前記セルバッファ手段は、AAL1処理部から受信した
ATMセルのペイロードを仮想パス毎にそれぞれ格納す
る、キューを構成する複数のセルブロックを有し、か
つ、該セルバッファ手段は、伝送路容量の2T倍に等し
い総バッファ量を 有し、任意の数の任意の速度のチャネ
ルが任意のセルブロックを使用することができる共有バ
ッファとして構成され、共有バッファの空きセルブロックのアドレスを管理し、
書き込み制御部の要求に応じて、空きセルブロックアド
レスを書き込み制御部へ通知し、読みだし中の仮想パス
の読みだしが終了したときには、読みだし制御部から出
力される、当該仮想パスが格納されていたセルブロック
アドレスを新たな空きセルブロックアドレスとして格納
する空きセルブロックアドレス管理部を有し、 読み出し制御部は仮想パスの読みだしが終了する毎に当
該仮想パスが格納されていたセルブロックアドレスを空
きセルブロックアドレス管理部に通知する ことを特徴と
する構造化データの多重ATM/STM変換装置。 - 【請求項2】 空きセルブロックアドレス管理部はFI
FOレジスタを有し、共有バッファの空きセルブロック
アドレスを先入れ先出しで管理しており、書き込み制御
部の要求に応じて、該FIFOレジスタの先頭に格納さ
れている空きセルブロックアドレスを当該書き込み制御
部に通知し、読みだし制御部が、読みだし中の仮想パス
の読みだしが終了したときには、当該セルブロックアド
レスを新たな空きセルブロックアドレスとして、FIF
Oレジスタの最後に格納する請求項1に記載の装置。 - 【請求項3】 セルバッファ手段からSTM網に読み出
されるデータのフレーム先頭位置ビットを検出するフレ
ーム位置検出手段を有し、フレーム位置検出手段は、フ
レーム先頭位置を検出したときには、先頭位置指示信号
を読みだし制御部に出力し、 読みだし制御部は、フレーム位置検出手段からフレーム
位置指示信号を受けた場合において、コントロールメモ
リ部が、STMフレームの最初のタイムスロットを指定
するコントロールメモリ情報を出力していないときに
は、そのSTM網へのセルバッファ手段からの読みだし
を停止し、コントロールメモリ部が、STMフレームの
最初のタイムスロットを指定するコントロールメモリ情
報を出力した時に読みだし制御を開始する、請求項1に
記載の装置。 - 【請求項4】 前記複数のキューは、連鎖リストを構成
する請求項1に記載の装置。 - 【請求項5】 前記共有バッファは、セルバッファ部と
ポインタバッファ部とラッチ部とカウンタ部を有し、セ
ルバッファ部は、仮想パス毎にキューを有し、キューの
個々のセルブロックは個々のATMセルのペイロードを
格納し、セルブロックに格納される情報のアドレスは、
セルブロックを指定するセルブロックアドレスと個々の
セルブロック内の格納位置を指定するオフセットアドレ
スの2種類のアドレスにより指定され、ポインタバッフ
ァ部は、前記セルバッファ部における、連鎖リスト構成
で構成されているキューのポインタを格納し、該ポイン
タは、当該キューを構成するセルブロックの次のセルブ
ロックのセルブロックアドレスを指定し、ラッチ部は、
セルブロックアドレスをラッチし、カウンタ部は、入力
するATMセルがPフォーマットであるかNon−Pフ
ォーマットであるかに応じてそれぞれ46または47の
カウントを行って、前記オフセットアドレスを指定す
る、請求項4に記載の装置。 - 【請求項6】 前記読みだし制御部は、ヘッドレジスタ
部とダウンカウント部を有し、ヘッドレジスタ部は、仮
想パス別に読みだしを行うためのセルブロックアドレス
を格納し、ダウンカウント部は、読みだしのためのオフ
セットアドレスを生成し、STM網側のチャネル別に読
みだされるセルブロックがPフォーマットであるかNo
n−Pフォーマットであるかに応じてそれぞれ46また
は47の値から0までのダウンカウントを行う、請求項
1に記載の装置。 - 【請求項7】 前記バッファ初期化制御部は、フレーム
カウント部とキュー長アップダウンカウンタ部と比較部
からなり、フレームカウンタ部は、仮想パス(k)別に
コントロールメモリ部の出力をフレーム周期間モニター
してフレーム長(Fk)を計算し、そのフレーム長に比
nをかけ算して仮想パス別の第1のバッファしきい値T
h1 、 kを計算し、さらにTh1 、 kを2倍して仮想パス別の
第2のバッファしきち値Th2 、 kを計算し、キュー長ア
ップダウンカウンタ部は、書き込み制御部と読みだし制
御部からそれぞれ書き込みおよび読みだしの発生を通知
する信号を入力してセルバッファ部内における仮想パス
別のキュー長をセルブロック毎に計算し、比較部は、キ
ュー長アップダウンカウンタ部の出力するキュー長とフ
レームカウンタ部の出力を比較し、それぞれの仮想パス
(k)について、キュー長が0またはTh2 、 kになった
ときに当該キューをリセットした後、当該キュー長がT
h1 、 kになるまで、当該キューの読みだしを停止しなが
ら書き込みを実行することを書き込み制御部および読み
だし制御部に指示するバッファ初期化信号を発生し、当
該キューのキュー長がTh1 、 kに達したときに、読みだ
しを再開するためにバッファ初期化処理終了信号を発生
する、請求項1に記載の装置。
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