JP3542875B2

JP3542875B2 - Ａｔｍセル速度帯域制御方式

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Publication number: JP3542875B2
Application number: JP25463096A
Authority: JP
Inventors: 覚江見; 美貴平野
Original assignee: NEC Corp; Nippon Telegraph and Telephone Corp
Current assignee: NEC Corp; Nippon Telegraph and Telephone Corp
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 2004-07-14
Anticipated expiration: 2016-09-26
Also published as: JPH10107802A

Description

【０００１】
【発明の属する技術分野】
本発明はＡＴＭ網における速度帯域制御方式に関し、特にＡＴＭ網の通信路上へ伝送されるセルの帯域を申告値に従って送出する機構を備える速度帯域制御方式に関する。
【０００２】
【従来の技術】
従来この種のＡＴＭ網における帯域制御方式は、図１１に示すように、通信路からの入力セルはセル分離手段１１１にて入力セルのヘッダに設定されたＶＣＩの番号に応じて分離され、各ＶＣＩに対応する各セル蓄積手段１１２に蓄積される。
【０００３】
各セル蓄積手段１１２はＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）型のメモリで構成され一定容量を持つ。
【０００４】
蓄積されたデータは、予め各ＶＣＩに対して申告された帯域申告値に対応するデータが制御部より設定されており、各タイミング毎に読み出し制御を行う読み出し制御手段１１５より、セル蓄積手段１１２を選択することでセル畜積手段１１２からセルが読み出され、セル多重手段１１４より読み出されたセルを出力通信路に多重化して出力することにより、帯域制御を行っていた。
【０００５】
【発明が解決しようとする課題】
第１の問題点は、従来の技術において帯域制御をセルの読み出し側にて制御していることである。
【０００６】
その理由は、一般にＡＴＭ網の通信路を扱う場合、入力セルのチャネル数は膨大であることである。例えばＶＣＩ毎のチャネル数をとったとしてもそのチャネル数は、２^１６＝６５，５３６チャネル数あり、従来方式にて、そのチャネル数分の帯域制御を行おうとした場合、読み出し制御手段でのハード的制御手段はチャネル数に依存した形で複雑困難になる。また、読み出し制御部にて疑似乱数発生カウンタを使用した場合、第１番目に入力されたセルが申告帯域を守っているにも関わらず、第２番目、第３番目に入力された他のチャネルのセルよりも遅れて送出される可能性は避けられず、伝送遅延が問題となる。
【０００７】
第２の問題点は、従来の技術においてバッファメモリ（ＦＩＦＯ）を各チャネル単位毎に持っていることである。
【０００８】
その理由は、上記でも述べたが、一般にＡＴＭ網の通信路を扱う場合、チャネル数は膨大のため、バッファメモリ領域確保が問題となるからである。
【０００９】
本発明の目的は、上記問題を解決し、入力セルを周期毎に書き込み、読み出し周期毎にセルバッファメモリより読み出す周期読み出しセルバッファ方式を用いるＡＴＭセル速度帯域制御方式を提供することである。
【００１０】
【課題を解決するための手段】
本発明のＡＴＭセル速度帯域制御方式は、ＡＴＭ網の通信路上を伝送されるＡＴＭセルの速度帯域制御方式において、統計多重された通信路からＶＣＩ、ＶＰＩ、その他複数の異なるチャネルから入力されるセルをチャネル毎に識別するヘッダ検出部と、予め申告された速度帯域を表す２種類のパラメータとしてセル書き込み周期であるセル間隔Ｋと、周期内書き込み可能セル数Ｎとを、チャネル単位に格納する速度監視テーブルと、１面が入力セル１個分の容量を持ち、「総縦スロット列ＡＬ」×「総横スロット列Ａｍ」面分の容量を保持できるメモリからなるセルバッファメモリと、前記セルバッファメモリの総縦スロット列ＡＬの各縦スロット列に書き込まれている書き込みセル数を監視する縦スロット列セルバッファメモリ監視部と、入力セルを前記セルバッファメモリへ書き込む時に、前記速度監視テーブルおよび前記縦スロット列セルバッファメモリ監視部に保持されているデータに基づいて、前記セルバッファメモリへの格納場所の検索および当該格納場所への書き込み制御を行う入力セル書き込み制御部と、読み出し周期毎にセルバッファメモリよりセルを読み出す出力セル周期読み出し制御部を備え、セルを送出する通信路の帯域中の各チャネルに対して予め申告した帯域の比率により入力セルを送出し、さらに、前記入力セル書込み制御部が、読み出し周期毎に１セル送出する速度を基準速度ｖと、速度監視テーブルに設定するチャネル毎の帯域を（Ｎ／Ｋ）×ｖと定義し、チャネル毎に到着セル書き込み縦スロット列Ｌを判別する手段と、当該縦スロット列に書き込んだ当該チャネルの周期内書き込みセル数ｎを計算し、ｎ＜Ｎであれば次に同一チャネルのセルが入力された時に当該セルを同じ縦スロット列Ｌに書き込み、ｎ＝Ｎである場合には当該セルをＬ＋Ｋの縦スロット列に書き込む手段を有し、出力セル周期読みだし制御部で縦スロット列毎に順次セルバッファメモリよりセルを読み出すことを特徴とする。

【００１２】
また、前記縦スロット列セルバッファメモリ監視部は、基準速度ｖにおけるセルバッファメモリの縦スロット列の読みだし周期として定義される基準速度ｖのセル間隔Ｔ内に送出できるセル数Ｍを定義し、縦スロット列毎に蓄積されているセル数ｍを記憶する手段を有し、入力セル到着時に、前記書き込み縦スロット列がＬであっても、ｍ＝Ｍである場合には当該入力セルをＬ＋１の縦スロット列に書き込む。
【００１３】
また、前記出力セル周期読みだし制御部は、基準速度ｖのセル間隔周期Ｔ内における読みだし周期として定義される装置単位周期Ｔ０と前記装置単位周期Ｔ０内の読みだしセル数で定義される装置単位セル数Ｘ０を設定し、送出セル数ｘを計数する手段と、周期Ｔ０毎に計数された送出セル数ｘをリセットする手段とを有し、前記送出セル数ｘが装置単位セル数Ｘ０に達した場合はセルバッファメモリからの入力セルの送出を停止する。
【００１４】
さらに、チャネル毎に前記速度監視テーブルに輻輳発生閾値ＱＡと、輻輳解除閾値ＱＢを設定する手段と、セルバッファメモリ内に蓄積された当該チャネルのセル数を計数する手段とを有し、計数されたセル数が輻輳発生閾値ＱＡを超えた場合に輻輳として前段のＡＴＭ網の通信路へ輻輳の発生を通知し、輻輳解除閾値ＱＢを下回った場合に前段のＡＴＭ網の通信路へ輻輳の発生解除を通知する。
【００１５】
さらに、セルバッファメモリの空きを検出する手段を有し、入力セル到着時にセルバッファメモリに空きがなければ当該セルを廃棄し、セル廃棄中の信号を前段のＡＴＭ網の通信路へ通知する。
【００１６】
さらにまた、前記速度監視テーブルは、予め申告された速度帯域を表す２種類のパラメータであるセル書き込み周期であるセル間隔Ｋと、周期内書き込み可能セル数Ｎと、さらに周期内書き込みセル数ｎと、次セル書き込みポインタＮＰと、輻輳状態判定ビットＣＧと、輻輳発生閾値ＱＡと、輻輳解除閾値ＱＢと、セルバッファメモリ上に存在するチャネル毎の総セル数Ｑｃｎｔとをチャネル単位に保持できるメモリからなる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の一実施例の構成図を示し、速度監視テーブル１１と、セルバッファメモリ１２と、ヘッダ検出部１３と、入力セル書き込み制御部１４と、出力セル周期読み出し制御部１５と、縦スロット列セルバッファメモリ監視テーブル１６とからなる。
【００１９】
図２は、速度監視テーブルの構成図を示し、チャネル単位に予め申告された速度帯域を表す２種類のパラメータであるセル間隔Ｋと、周期内書き込み可能セル数Ｎ及び周期内書き込みセル数ｎと、次セル書き込みポインタＮＰと、輻輳状態判定ビットＣＧと、輻輳発生閾値ＱＡと、輻輳解除閾値ＱＢと、セルバッファメモリ上に存在するチャネル毎の総セル数Ｑｃｎｔとをチャネル単位に保持できるメモリからなる。
【００２０】
図３は、セルバッファメモリ構成図を示し、１面がＡＴＭセル１個分の容量を持ち、総縦スロット列（ＡＬ）×総横スロット列（Ａｍ）面分の容量を保持できるメモリからなる。

【００２１】
図４は、縦スロット列セルバッファメモリ監視テーブル構成図を示し、セルバッファメモリの各縦スロット列に書き込まれているセル数を保持できるメモリからなる。
【００２２】
次に、本発明の実施の形態の動作について、図５、図６を参照して詳細に説明する。
【００２３】
図５は、本発明の書き込み制御フローチャートを示す。
【００２４】
ＡＴＭ網からの入力セルは、前段ＡＴＭ網に対して受信セル廃棄通知信号が出力されていない限り、ヘッダ検出部１３にて帯域制御されるチャネル（ＶＣＩ、ＶＰＩ、他）番号が識別され、入力セル書き込み制御部１４へ伝えられる。（Ｓ１）
【００２５】
入力セル書き込み制御部１４は、帯域制御されるチャネル（ＳＨＡＰ）毎の書き込み情報が保持されている速度監視テーブル１１から、入力セルに対する各種情報を読み出す。セルバッファメモリ上にあるチャネル毎の総セル数を表す値Ｑｃｎｔ（ＳＨＡＰ）＝０の場合は、本チャネルのセルは初めて入力されたセルと同等であるとみなせるので、最も早く読み出される縦スロット列である読み出しポインタＯＰが示す縦スロット列から数えて＋２番目のＩＰ＝ＯＰ＋２縦スロット列目に入力セルを書き込む。
【００２６】
また、Ｑｃｎｔ（ＳＨＡＰ）≠０の場合は、通常次セル書き込みポインタであるＩＰ＝ＮＰ（ＳＨＡＰ）縦スロット列目に入力セルを書き込むが、
ＮＰ（ＳＨＡＰ）＝ＯＰ、ＯＰ＋１の場合のみ、読み出し処理時の競合を避けるために、ＩＰ＝ＯＰ＋２縦スロット列目に入力セルを書き込む。この時、セルバッファメモリへの横スロット列の書き込み位置は、縦スロット列セルバッファメモリ監視テーブル１６より該当書き込み縦スロット列を読み出した値Ｃｏｕｎｔ（ＩＰ）である。（Ｓ２）
【００２７】
入力セルのセルバッファメモリへの書き込み処理と並行して、次に同一チャネルのセルが入力された時の書き込み縦スロット列である次セル書き込みポインタＮＰ（ＳＨＡＰ）を決める処理を行う。
【００２８】
つまり、今、セルバッファメモリ上に１個のセルを書き込んだことにより、セルバッファメモリ上に存在するチャネル毎の総セル数、周期内書き込みセル数はそれぞれ、Ｑｃｎｔ（ＳＨＡＰ）←Ｑｃｎｔ（ＳＨＡＰ）＋１、
ｎ（ＳＨＡＰ） ←ｎ（ＳＨＡＰ）＋１となる。
また、縦スロット列セルバッファメモリ監視テーブル１６の該当書き込みスロット列の値も、Ｃｏｕｎｔ（ＩＰ）←Ｃｏｕｎｔ（ＩＰ）＋１となる。（Ｓ３）
【００２９】
ここで、周期内書き込み可能セル数Ｎ（ＳＨＡＰ）と周期内書き込みセル数ｎ（ＳＨＡＰ）が等しい場合、次に同一チャネルのセルが入力された時（次セル）は、今書き込んだ縦スロット列からＫスロット列離れた縦スロット列に書き込むことになるため、次セル書き込みポインタは、
ＮＰ（ＳＨＡＰ）←ＩＰ＋Ｋ（ＳＨＡＰ）となる。
また、Ｎ（ＳＨＡＰ）≠ｎ（ＳＨＡＰ）の場合、次セルも今書き込んだ縦スロット列と同−縦スロット列に書き込むことになるため、次セル書き込みポインタは
ＮＰ（ＳＨＡＰ）←ＩＰとなる。
【００３０】
通常本処理を行うことで問題はないが、セルバッファメモリの横スロット列は有限値であることから、次セル書き込みポインタＮＰ（ＳＨＡＰ）が、今読み出し処理を行っているＯＰを追い越す場合を考える必要がある。
もし、ＮＰ（ＳＨＡＰ）がＯＰを追い越した場合、前段ＡＴＭ網に対して、入力セル受信不可を示す信号を出力し、該当チャネルの次セル書き込みポインタＮＰ（ＳＨＡＰ）は、今読み出し処理を行っているＯＰにしておく。（Ｓ４）
【００３１】
このような現象は同一チャネルのセルが連続して入力された時に発生することから、本現象を避けるために予め輻輳発生閾値ＱＡをチャネル毎に設定しておき、入力セルをセルバッファメモリに書き込む毎にＱｃｎｔ（ＳＨＡＰ）と、
ＱＡ（ＳＨＡＰ）を比較し、Ｑｃｎｔ（ＳＨＡＰ）≧ＱＡ（ＳＨＡＰ）の時、前段ＡＴＭ網に対して輻輳チャネルが発生していることを伝える仕組みを設ける。尚、前段ＡＴＭ網に対して、輻輳が解除されるまで何回も輻輳通知を行うとかえって前段ＡＴＭ網側での処理ネックになる可能性もあるため、一度輻輳通知を行ったチャネルに対しては、輻輳状態を示すＣＧ（ＳＨＡＰ）ビットを立てて、以後同一チャネルの輻輳発生時には前段のＡＴＭ網に対して輻輳通知を行わない様にする。（Ｓ５）
【００３２】
入力セルをセルバッファメモリに書き込む一連の処理は、本説明で全てであり、後は、本装置にセルが入力される毎に上記動作を繰り返せば良いことが分かる。
【００３３】
図６は、本発明の読み出し制御フローチャートを示す。
読み出しポインタ（ＯＰ）は、セルバッファメモリ１２の０スロット列目から読み出し始め、予め申告された基準速度のセル間隔［Ｔ］セル個のセルをＡＴＭ網上に送出する毎に＋１づつカウントアップする周期カウンタである。
【００３４】
今、あるスロット列に読み出しポインタが移動した時の一連の読み出し処理を説明することとする。
【００３５】
読み出しポインタＯＰが示す縦スロット列に書き込まれているセル数を、縦スロット列セルバッファメモリ監視テーブル１６より読み出し、
Ｃｏｕｎｔ（ＯＰ）＞０、かつ、基準速度ｖのセル間隔周期Ｔ内における読みだし周期として定義される装置単位周期Ｔ０内の読みだしセル数で定義される装置単位セル数［Ｘ０］より読み出しセル数が少ない場合、セルバッファメモリ１２の（縦列、横列）＝（ＯＰ、ｙ）面からセルを読み出す。（Ｓ６）
【００３６】
１セル分の有効セルを読み出したことにより、縦スロット列セルバッファメモリ監視テーブル１６のセル数、読み出したセルのチャネル番号のセルバッファメモリ上のチャネル毎の総セル数はそれぞれ、
Ｃｏｕｎｔ（ＯＰ） ←Ｃｏｕｎｔ（ＯＰ）−１、
Ｑｃｎｔ（ＳＨＡＰ）←Ｑｃｎｔ（ＳＨＡＰ）−１となる。
と同時に、次に読み出す縦スロット列の横列の位置を示す値は、
ｙ←ｙ＋１となる。（Ｓ７）
【００３７】
この時、読み出したセルのチャネルの輻輳状態を示すＣＧ（ＳＨＡＰ）ビットが立っている場合、読み出したセルのチャネル番号のセルバッファメモリ上のチャネル毎の総セル数Ｑｃｎｔ（ＳＨＡＰ）が輻輳解除閾値ＱＢ（ＳＨＡＰ）を下回っていれば、該当チャネルの輻輳状態は解除されたことを前段ＡＴＭ網に対して通知し、輻輳状態を示すＣＧ（ＳＨＡＰ）のビットを落とす［←０］処理を行う。
【００３８】
尚、上記条件Ｃｏｕｎｔ（ＯＰ）＞０、かつ、ｘ＜Ｘ０以外の時は空きセルを１セル分読み出す。
【００３９】
この様に、有効セルであれ、空きセルであれ１セル分のセルを読み出したことにより予め申告された装置単位セル数［Ｘ０］、装置単位周期［Ｔ０］、基準速度のセル間隔［Ｔ］に対するそれぞれの関数値は、
ｘ←ｘ＋１、ｗ←ｗ＋１、ｔ←ｔ＋１となる。（Ｓ８）
【００４０】
ここで、装置単位周期［Ｔ０］分のセルを読み出した［ｗ＝Ｔ０］のであれば、装置単位セル数Ｘ０、装置単位周期Ｔ０の関数をクリア［ｗ←０、ｘ←０］する。
【００４１】
この様に、基準速度のセル間隔［Ｔ］分のセルを読み出すまで、上記処理を繰り返し、ｔ＝Ｔになった時点で、各パラメータ関数をクリア［ｔ←０、ｗ←０、ｘ←０］し、読み出しポインタＯＰの値をＯＰ←ｍｏｄ（ＯＰ＋１）に更新する。（Ｓ９）
【００４２】
その時、本装置が前段ＡＴＭ網に対して受信セル廃棄通知をしているのであれば、読み出しポインタが更新されたことにより書き込みスロット列が空いたので、前段ＡＴＭ網に対して受信セル廃棄解除通知を行う。（Ｓ１０）
【００４３】
セルバッファメモリ上のある縦スロット列から読み出す一連の処理は、本説明で全てであり、後は、読み出しポインタが示す縦スロット列から次々に上記動作を繰り返せば良いことが分かる。
【００４４】
【実施例】
次に、本発明において異なるチャネルのセルが入力された時に予め申告された通りに帯域制御されてセルが出力される実施例を図面を参照して詳細に説明する。
【００４５】
図７は、速度系列の基準速度を２５６Ｋｂｉｔ／ｓとした時の各速度に対する書き込み処理におけるセル間隔Ｋ、及び、周期内書き込み可能のセル数Ｎを表した速度テーブルの一例である。
【００４６】
本速度テーブルにおいて、例えば６４Ｋｂｉｔ／ｓを基準速度にした場合、セル間隔Ｋ、及び、セル数Ｎが次に示す様に変化することは言うまでもない。
【００４７】
６４Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝１）
１２８Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝２）
２５６Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝４）
５１２Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝８）
１０２４Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝１６）
図８は、書き込み側の基準速度に対する読み出し側の基準速度のセル間隔［Ｔ］を表した基準速度に対する読み出しセル数の関係の一例である。
【００４８】
本表の算出根拠を、今、６４Ｋｂｉｔ／ｓ帯域のセルについて考えるとする。６４Ｋｂｉｔ／ｓ帯域のセル発生間隔は、４８×８／６４＝６ｍｓである。
１５５．５２Ｍｂｉｔ／ｓの伝送速度で、１セル長が５４バイトの場合の１セルの時間は、５４×８／１５５．５２μｓ／セルとなる。６ｍｓをセル数に換算すると、６ｍｓ÷（５４×８／１５５．５２μｓ／セル）＝２１６０セル。つまり、６４Ｋｂｉｔ／ｓ帯域のセル発生間隔は、２１６０セル間隔に１個の有効セルが挿入されるイメージである（２１５９セルは空きセル）。
【００４９】
上記計算式より、一般にＸＫｂｉｔ／ｓ帯域とは、
４８×８／Ｘ［ｍｓ］÷（５４×８／１５５．５２［μｓ／セル］）
＝１３８，２４０／Ｘ［セル］間隔に１個の有効セルが挿入されることである。
【００５０】
図９は、基準速度を２５６Ｋｂｉｔ／ｓにした場合における本発明のＡＴＭセル速度帯域制御方式の処理概要図の一例である。
【００５１】
入力セル回線に図９に示す様な、チャネル番号α〜εのセルが入力されたとする。チャネル番号αのセルは出力帯域が１２８Ｋｂｉｔ／ｓであるため、書き込み側処理としては、２、４、６、８、１０縦スロット列に各１セルずつ書き込むことになる。同様処理を、チャネル番号β〜εのセルに対しても行うと図９に示すセルバッファメモリの位置に各入力セルが書き込まれることが分かる。
【００５２】
読み出し側処理として、今、基準速度のセル間隔［Ｔ］を５４０、装置単位周期［Ｔ０］を５、装置単位セル数［Ｘ０］を３とする。読み出しポインタＯＰが０〜１スロット列目の時は、有効セルが書き込まれていないので、基準速度のセル間隔［Ｔ］セル分の空きセルが出力される。第２スロット列目以降は、図９に示した様にセルが出力され、予め申告された速度帯域を守ってセルが送出されることが分かる。
【００５３】
次に、本発明の他の実施例の動作について、補足説明する。本文中、セルバッファメモリの横スロット列は有限値であるために発生する書き込み制御時の対策については前に記述した。
【００５４】
同様に、セルバッファメモリの縦スロット列についても有限値であるために発生する書き込み制御時の対策について、図１０を参照して詳細に説明する。
【００５５】
図１０は、縦スロット列内の書き込み可能セルの積み残した場合の次の処理を示す一例である。図中（ａ）は低速帯域制御対象セル［Ｋ＞１、Ｎ＝１］での積み残し、（ｂ）は高速帯域制御対象セル［Ｋ＝１、Ｎ＞１］での積み残しの場合の処理を示している。
【００５６】
書き込み処理時に、基準速度ｖのセル間隔［Ｔ］内に送出できるセル数Ｍを定義し、縦スロット列セルバッファメモリ監視部に縦スロット列毎に蓄積されているセル数ｍを記憶する手段を有し、入力セル到着時に、書き込み縦スロット列がＬであっても、ｍ＝Ｍである場合には当該入力セルをＬ＋１の縦スロット列に書き込むことで、書き込み周期内バッファ溢れ発生が防止可能になる。
つまり、低速帯域制御対象セルでは、実際の書き込み縦スロット列から次の縦スロット列をカウントし、高速帯域制御対象セルで縦スロット列内書き込み可能セル数が残っている場合には、その分のセルは書き込まずに次の縦スロット列にＮセル書き込む処理を行う。
本処理を行うことにより、時間軸上瞬間的には、予め申告された速度帯域に対して大きな速度帯域（送出時間が遅くなる方向）でセルが送出されることになるが、ＡＴＭ網のトラヒックに応じた形で、効率良くセルバッファメモリを使用可能になる。
【００５７】
また、本文中、前段ＡＴＭ網に対して受信セル廃棄通知信号の解除契機は、読み出しポインタが一度更新された時にするように説明した。
本処理では、受信セル廃棄通知信号解除時に、受信セル廃棄通知信号を発生させたチャネルのセルが入力されたとすると、再度受信セル廃棄通知信号が発生することになる。
本現象を避けるために、ある程度の時間をおいて受信セル廃棄通知信号を解除する様な仕組み、すなわち、読み出しポインタが何縦スロット分か移動した時に受信セル廃棄通知信号を解除する様に、解除契機の可変化処理を加えれば良いことは言うまでもない。
【００５８】
【発明の効果】
第１の効果は、一連の速度帯域制御を書き込み制御部にて全て処理し、読み出し制御部では、セルバッファメモリの周期読み出し処理のみ行えば良い点である。その理由は、入力セルのチャネル数に依存せず処理可能な点である。また、入力順序を守った形でのセル送出、及び、装置として速度帯域制御可能な点である。第２の効果は、効率よくセルバッファメモリを使用可能な点である。
【００５９】
その理由は、ＡＴＭ網のトラヒック特性に応じた形でセルバッファメモリの縦スロット列、横スロット列を決定でき、輻輳状態にも耐えうる点である。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図
【図２】本発明の速度監視テーブルの構成図
【図３】本発明のセルバッファメモリの構成図
【図４】本発明の縦スロット列セルバッファメモリ監視テーブルの構成図
【図５】本発明の書き込み制御フローチャート
【図６】本発明の読み出し制御フローチャート
【図７】本発明の基準速度（２５６Ｋｂｉｔ／ｓ）に対する速度テーブルの一例
【図８】本発明の基準速度に対する読み出しセル数の関係の一例
【図９】本発明のＡＴＭセル速度帯域制御方式の処理概要図
【図１０】本発明の縦スロット列内の書き込み可能セルの積み残した場合の次の処理の一例、（ａ）は低速帯域制御対象セル［Ｋ＞１、Ｎ＝１］での積み残し、（ｂ）は高速帯域制御対象セル［Ｋ＝１、Ｎ＞１］での積み残しの場合の処理
【図１１】
従来技術の実施例の構成図
【符号の説明】
１１速度監視テーブル
１２セルバッファメモリ
１３ヘッダ検出部
１４入力セル書き込み制御部
１５出力セル周期読み出し制御部
１６縦スロット列セルバッファメモリ監視テーブル
１１１セル分離手段
１１２セル蓄積手段
１１３最大セル蓄積量設定手順
１１４セル多重手段
１１５読み出し制御手段

Claims

ＡＴＭ網の通信路上を伝送されるＡＴＭセルの速度帯域制御方式において、
統計多重された通信路からＶＣＩ、ＶＰＩ、その他複数の異なるチャネルから入力されるセルをチャネル毎に識別するヘッダ検出部と、
予め申告された速度帯域を表す２種類のパラメータとしてセル書き込み周期であるセル間隔Ｋと、周期内書き込み可能セル数Ｎとを、チャネル単位に格納する速度監視テーブルと、
１面が入力セル１個分の容量を持ち、「総縦スロット列ＡＬ」×「総横スロット列Ａｍ」面分の容量を保持できるメモリからなるセルバッファメモリと、
前記セルバッファメモリの総縦スロット列ＡＬの各縦スロット列に書き込まれている書き込みセル数を監視する縦スロット列セルバッファメモリ監視部と、
入力セルを前記セルバッファメモリへ書き込む時に、前記速度監視テーブルおよび前記縦スロット列セルバッファメモリ監視部に保持されているデータに基づいて、前記セルバッファメモリへの格納場所の検索および当該格納場所への書き込み制御を行う入力セル書き込み制御部と、
読み出し周期毎にセルバッファメモリよりセルを読み出す出力セル周期読み出し制御部を備え、
セルを送出する通信路の帯域中の各チャネルに対して予め申告した帯域の比率により入力セルを送出し、
さらに、前記入力セル書込み制御部が、
読み出し周期毎に１セル送出する速度を基準速度ｖと、速度監視テーブルに設定するチャネル毎の帯域を（Ｎ／Ｋ）×ｖと定義し、チャネル毎に到着セル書き込み縦スロット列Ｌを判別する手段と、
当該縦スロット列に書き込んだ当該チャネルの周期内書き込みセル数ｎを計算し、ｎ＜Ｎであれば次に同一チャネルのセルが入力された時に当該セルを同じ縦スロット列Ｌに書き込み、ｎ＝Ｎである場合には当該セルをＬ＋Ｋの縦スロット列に書き込む手段を有し、
出力セル周期読みだし制御部で縦スロット列毎に順次セルバッファメモリよりセルを読み出すことを特徴とするＡＴＭセル速度帯域制御方式。
前記縦スロット列セルバッファメモリ監視部が、
基準速度ｖにおけるセルバッファメモリの縦スロット列の読みだし周期として定義される基準速度ｖのセル間隔Ｔ内に送出できるセル数Ｍを定義し、縦スロット列毎に蓄積されているセル数ｍを記憶する手段を有し、
入力セル到着時に、前記書き込み縦スロット列がＬであっても、ｍ＝Ｍである場合には当該入力セルをＬ＋１の縦スロット列に書き込む請求項１記載のＡＴＭセル速度帯域制御方式。
前記出力セル周期読みだし制御部が、
基準速度ｖのセル間隔Ｔ内における読みだし周期として定義される装置単位周期Ｔ０と前記装置単位周期Ｔ０内の読みだし可能セル数で定義される装置単位セル数Ｘ０を設定し、送出セル数ｘを計数する手段と、
周期Ｔ０毎に計数された送出セル数ｘをリセットする手段とを有し、
前記送出セル数ｘが装置単位セル数Ｘ０に達した場合はセルバッファメモリからの入力セルの送出を停止する請求項１または２に記載のＡＴＭセル速度帯域制御方式。
さらに、チャネル毎に前記速度監視テーブルに輻輳発生閾値ＱＡと、輻輳解除閾値ＱＢを設定する手段と、
セルバッファメモリ内に蓄積された当該チャネルのセル数を計数する手段とを有し、
計数されたセル数が輻輳発生閾値ＱＡを超えた場合に輻輳として前段のＡＴＭ網の通信路へ輻輳の発生を通知し、輻輳解除閾値ＱＢを下回った場合に前段のＡＴＭ網の通信路へ輻輳の発生解除を通知する請求項１記載のＡＴＭセル速度帯域制御方式。
さらに、セルバッファメモリの空きを検出する手段を有し、
入力セル到着時にセルバッファメモリに空きがなければ当該セルを廃棄し、セル廃棄中の信号を前段のＡＴＭ網の通信路へ通知する請求項１記載のＡＴＭセル速度帯域制御方式。
前記速度監視テーブルが、
予め申告された速度帯域を表す２種類のパラメータであるセル書き込み周期であるセル間隔Ｋと、周期内書き込み可能セル数Ｎと、さらに周期内書き込みセル数ｎと、次セル書き込みポインタＮＰと、輻輳状態判定ビットＣＧと、輻輳発生閾値ＱＡと、輻輳解除閾値ＱＢと、セルバッファメモリ上に存在するチャネル毎の総セル数Ｑｃｎｔとをチャネル単位に保持できるメモリからなる請求項１から５の何れかに記載のＡＴＭセル速度帯域制御方式。