JP2598584B2

JP2598584B2 - セル流制御方法

Info

Publication number: JP2598584B2
Application number: JP16349991A
Authority: JP
Inventors: 秀雄龍野; 信之戸倉
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1991-06-07
Filing date: 1991-06-07
Publication date: 1997-04-09
Anticipated expiration: 2012-04-09
Also published as: JPH04361442A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割多重ディジタル
伝送において、セルを単位とする情報列を伝送するパス
（バーチャルチャネルを多重化したもの）または伝送路
（パスをさらに多重化したもの）の無瞬断切り換えを行
う場合に、現用パスまたは現用伝送路と、予備用パスま
たは予備用伝送路の伝送遅延を合わせる遅延回路におけ
るセル流制御方法に関する。

【０００２】なお、パスまたは伝送路の無瞬断切り換え
は、伝送路復旧後の切り戻し、伝送路またはノード工事
のために支障となる区間の移転および切り戻し、伝送路
の伝送品質劣化時の伝送路切り換えおよび切り戻しその
他において行われている。また、以下の説明ではパスの
無瞬断切り換えについて述べるが、伝送路の無瞬断切り
換えについても同様に説明される。

【０００３】

【従来の技術】セルは、バーチャルチャネル（以下、
「ＶＣ」という。）を識別する識別子ＶＣＩ（バーチャ
ルチャネルアイデンティファイヤ）と、バーチャルパス
（以下、「ＶＰ」という。）を識別する識別子ＶＰＩ
（バーチャルパスアイデンティファイヤ）をヘッダ領域
にもつ固定長（53バイト）のパケットである。なお、同
一ＶＣＩの実セル流がＶＣを構成し、同一ＶＰＩの実セ
ル流がＶＰを構成する。

【０００４】図５は、無瞬断切り換えを行うパスの構成
例を示す図である。なお、本構成例は、並列伝送を行い
受信側で無瞬断切り換えを行う場合のものである。図に
おいて、受信側で、パス切換スイッチ６１が伝送遅延の
大きい現用パス６２から伝送遅延の小さい予備用パス６
３に無瞬断で切り換えを行う場合には、その間の伝送遅
延差を吸収するために予備用パス６３側にセルを一時蓄
積する遅延回路６４が必要になる。すなわち、パス切換
スイッチ６１が現用パス６２から予備用パス６３への無
瞬断切り換えを行うときに、遅延回路６４に蓄積されて
いるセルを順次読み出すことにより、切り換え時のセル
の紛失回避および到着順序を保証することができる。遅
延回路が吸収すべき伝送遅延差は3000セル時間に及ぶこ
ともある。

【０００５】なお、遅延回路６４は、パスの切換区間
Ａ，Ｂの送信側あるいは受信側の装置に置かれるが、図
は受信側に置かれた状態を示す。また、遅延回路６４
は、遅延処理する必要がある実セルのみを蓄積し、遅延
処理の意味をもたない空セル（アイドルセル，情報をも
たないセル，捨ててよいセル）はすべて取り除く構成に
なっている。なお、伝送路上での空セルは空セルを示す
ビット列を含むが、装置内での空セルは無信号区間であ
る。

【０００６】図６は、パス切り換え前のＡ点におけるセ
ル流量の時間変化を示す図である。図において、パス内
のセル流は実セルと空セルにより構成され、単位時間内
の実セル占有率が高い場合にはセル流量（実セル）が多
くなり、低い場合には少なくなる。ａ時刻において無瞬
断切り換えが行われる場合には、遅延回路６４に蓄積さ
れたｂ時刻までの時間区間のセル流を読み出すことによ
り伝送遅延差が吸収される。すなわち、ａ時刻より前で
は現用パス６２を経由したセル流がパス切換スイッチ６
１を介してＢ点を通過する。また、ａ時刻以降では予備
用パス６３を経由したセル流が遅延回路６４およびパス
切換スイッチ６１を介してＢ点を通過する。

【０００７】このように、従来方法では伝送遅延の大き
い現用パス６２から伝送遅延の小さい予備用パス６３に
無瞬断で切り換えを行うときの伝送遅延差の吸収のため
に遅延回路６４が用いられ、さらに空セルの取り除きに
よって時間圧縮が行われている。したがって、パス切換
スイッチ６１による予備用パス６３への切り換え後は、
遅延回路６４から実セルのみが連続的に読み出されるこ
とになる。その結果、図７に示すように、パス切り換え
時にＢ点で観測されるセル流量は、Ａ点において時刻ａ
から時刻ｂまでに通過した実セルが一気に読み出される
ので一時的に大きくなる。

【０００８】図９は、従来の遅延回路の構成例を示すブ
ロック図である。図において、従来の遅延回路はＦＩＦ
Ｏ（ファーストイン−ファーストアウトメモリ）８０に
より実現されている。書き込みアドレス発生回路８１
は、セル書き込み制御信号９１に応じて書き込みアドレ
スを発生する。メモリ８２は、書き込みアドレス発生回
路８１から出力される書き込みアドレスが示す領域に入
力セル９２の書き込みを行う。なお、その書き込みは実
セルのみについて到着順に行われ、空セルは取り除かれ
る。また、読み出しアドレス発生回路８３は、セル読み
出し制御信号９３に応じて読み出しアドレスを発生す
る。セル読み出し制御信号９３は、セル読み出しを開始
後はエンプティー信号９６が出力されない限り連続して
与えられる。メモリ８２は、読み出しアドレス発生回路
８３から出力される読み出しアドレスに応じて、最初に
書き込まれたセルから順に読み出して出力セル９４とし
て出力する。なお、各回路はクロック９５に応じて動作
し、メモリ８２からセルがすべて読み出されたときにエ
ンプティー信号９６が出力される。

【０００９】

【発明が解決しようとする課題】しかし、伝送遅延差の
吸収のために上述した遅延回路による従来のセル流制御
方法では、蓄積されていた実セルが連続して読み出され
るので、ＶＣごとにセルを処理する交換機あるいはＶＣ
により接続された受信側端末ではＶＣの速度が一時的に
上昇することが避けられなかった。したがって、ときに
は交換機におけるセル交換処理あるいは受信側端末によ
るセル受信処理が追いつかなくなることがあった。

【００１０】一方、セルを単位として情報伝達する非同
期転送モード(ＡＴＭ:AsynchronousTransfer Mode)伝達
網では、送信側端末から出力されるセル量（ＶＣ速度）
が、端末ごとの伝送速度で一定時間に送出するセル個数
および最小セル間隔により、平均速度およびピーク速度
として規定される。従来のセル流制御方法では、この平
均速度およびピーク速度が大幅に上昇する。

【００１１】特に、ＶＣが多重化されているパス（また
はそのパスがさらに多重化されている伝送路）でかつ使
用率が少ない時間帯では、伝送遅延の少ない方向に無瞬
断切り換えを行った場合に伝送遅延差分のセルが短時間
に遅延回路から放出されるので、セル流の時間圧縮効果
が非常に大きくなる。すなわち、ＶＣの平均速度および
ピーク速度が急激に上昇し、上述した問題点が顕著にな
る。

【００１２】本発明は、伝送遅延の少ない方向に無瞬断
切り換えを行った場合でもＶＣの平均速度およびピーク
速度の上昇を極力小さくすることができるセル流制御方
法を提供することを目的とする。

【００１３】

【課題を解決するための手段】請求項１に記載の発明
は、遅延回路に到着するパスまたは伝送路を構成する実
セルおよび空セルからなるセル流に対して、起点からＮ
番目のセル以降に最初に到着する空セル区間を取り除
き、取り除いた空セル区間を次の起点としてＮ番目のセ
ル以降に最初に到着する空セル区間を取り除く処理を繰
り返すとともに、空セルを取り除いたセル流を遅延回路
の出力とすることを特徴とする。

【００１４】請求項２に記載の発明は、遅延回路に到着
するパスまたは伝送路を構成する実セルおよび空セルか
らなるセル流に対して、起点からＮ番目のセル以降の所
定数のセルが空セルであるとき、その１つの空セル区間
を取り除き、取り除いた空セル区間を次の起点としてＮ
番目のセル以降に所定数のセルが空セルであるとき、そ
の１つの空セル区間を取り除く処理を繰り返すととも
に、空セルを取り除いたセル流を遅延回路の出力とする
ことを特徴とする。

【００１５】請求項３に記載の発明は、遅延回路に到着
するパスまたは伝送路を構成する実セルおよび空セルか
らなるセル流に対して、起点からＮ番目のセルが空セル
であればその空セル区間を取り除き、Ｎ番目のセルが所
定回数連続して実セルであれば、それ以降に最初に到着
する空セル区間を取り除き、その取り除いた空セル区間
を次の空セル除去間隔の起点とすることを繰り返すとと
もに、空セル区間を取り除いたセル流を遅延回路の出力
とすることを特徴とする。

【００１６】

【作用】図１は、本発明方法を実現する制御手段と遅延
回路の基本構成を示すブロック図である。

【００１７】図において、遅延回路は従来と同様のＦＩ
ＦＯ８０により構成される。ＦＩＦＯ８０は、書き込み
アドレス発生回路８１，メモリ８２および読み出しアド
レス発生回路８３を有し、セル書き込み制御信号９１，
入力セル９２，セル読み出し制御信号９３およびクロッ
ク９５に応じて実セルのみを蓄積し、出力セル９４およ
びエンプティー信号９６を出力する。

【００１８】請求項１に記載の発明は、制御手段１０が
ＦＩＦＯ８０に到着する実セルの有無を示すセル書き込
み制御信号９１のうち、起点からＮ番目のセル以降最初
に到着する空セル区間を取り除き、取り除いた空セル位
置を次の空セル除去間隔の起点とするとともに、さらに
実セルおよび残りの空セルの状態に応じてセル読み出し
制御信号９３をオンオフ制御することにより、セル流量
の増加を適度に抑えることができる。すなわち、セル流
の時間圧縮が緩和されるので平均速度およびピーク速度
の上昇を小さくすることができる。この場合、出力セル
９４のセル流量上昇分は入力セル９２のセル流量の１／
Ｎ以下である。例えば、Ｎ＝100 とすれば、セル流量の
上昇は１％以下に抑えることができる。起点をずらすの
は、空セル除去が連続して行われ、時間圧縮率が必要以
上に大きくなることを防ぐためである。また、起点をず
らす方がずらさない場合に比べて回路構成（制御回路１
２）が簡単になるためである。

【００１９】請求項２に記載の発明は、制御手段１０が
起点からＮ番目のセル以降に所定数のセルが空セルであ
るとき、その１つの空セル区間を取り除くことにより、
セル流量の大きい領域の時間圧縮を緩和してピーク速度
の上昇を抑えることができる。請求項３に記載の発明
は、制御手段１０が起点からＮ番目のセルが空セルであ
ればその空セル区間を取り除き、Ｎ番目のセルが所定回
数連続して実セルであれば、それ以降に最初に到着する
空セル区間を取り除き、その取り除いた空セル区間を次
の空セル除去間隔の起点とすることにより、実セルの位
置がパターン化されたセル流に対しても時間圧縮を緩和
してピーク速度の上昇を抑えることができる。

【００２０】ここで、図５に示すＢ点において、本発明
方法によるパス切り換え後のセル流量の時間変化を図８
に示す。

【００２１】図８に示すように、空セルが適宜挿入さ
れ、長い時間にわたって伝送遅延差分時間圧縮されたセ
ル流に置き換えられるので、パス切り換え後でもセル流
量の急激な上昇を回避することができる。

【００２２】

【実施例】図２は、請求項１に記載の発明方法を実現す
る制御手段の実施例構成を示すブロック図である。図に
おいて、書き込みアドレス発生回路８１，メモリ８２お
よび読み出しアドレス発生回路８３を有する従来構成と
同様のＦＩＦＯ８０は、セル書き込み制御信号９１，入
力セル９２，セル読み出し制御信号９３およびクロック
９５を入力し、出力セル９４およびエンプティー信号９
６を出力する。

【００２３】本発明の特徴とするところは、本実施例で
はセル書き込み制御信号９１およびエンプティー信号９
６に加えて、セルの区切りを示すセルクロック２０，時
間圧縮動作指定信号２２およびセル読み出し指定信号２
３を入力し、セル読み出し制御信号９３の制御を行う制
御手段１０を備える構成にある。なお、制御手段１０
は、周期カウンタ１１，制御回路１２，ＦＩＦＯ１３お
よび制御回路１４，１５から構成される。ここで、セル
クロック２０は、遅延回路が含まれる伝送装置の入力側
で、セル同期回路等によって実セルおよび空セルよりな
る入力セル流から抽出されるセルの区切り（セル長の周
期）を示す信号である。

【００２４】制御回路１２は、通常は取り込んだセルク
ロック２０をセルクロック２１として周期カウンタ１１
に送出する。周期カウンタ１１は、セルクロック２１を
取り込んで計数値がＮの場合に出力パルス２４を出力す
る。制御回路１２は、時間圧縮動作指定信号２２がオン
のときに、出力パルス２４が出力されている状態でセル
書き込み制御信号９１が空セル区間であることを示す
「０」である場合にオフとなり、それ以外のときにはオ
ンとなる書き込み制御信号２５を出力する。また、制御
回路１２は、出力パルス２４が出力されている状態でセ
ル書き込み制御信号９１が実セル到着を示す「１」であ
る場合には、空セル区間を示す「０」が到着するまでセ
ルクロック２１の出力を停止して周期カウンタ１１の計
数動作を停止させ（出力パルス２４が連続して出ている
状態）、最初に到着した空セル区間で書き込み制御信号
２５をオフにするとともに、セルクロック２１の送出を
再開し、周期カウンタ１１の計数動作を１から再開させ
る。したがって、空セル除去間隔の起点は、周期カウン
タ１１の計数動作をその計数値がＮになってから最初に
空セルが到着するまで停止することによって簡単にずら
すことができる。

【００２５】セルクロック２０に同期して動作するＦＩ
ＦＯ１３は、書き込み制御信号２５に応じた書き込みア
ドレスを発生する書き込みアドレス発生回路１６と、そ
の書き込みアドレスに応じた領域にシリアルデータであ
るセル書き込み制御信号（実セル到着では「１」、空セ
ル到着では「０」）９１を蓄積するメモリ１７と、メモ
リ１７に読み出しアドレスを出力する読み出しアドレス
発生回路１８から構成され、読み出しアドレスに応じて
メモリ１７から読み出されるセル読み出し制御ビット列
２６がなくなったときにエンプティー信号２７を出力す
る。

【００２６】制御回路１４は、エンプティー信号２７が
与えられていないときに入力されるセル読み出し指定信
号２３に応じてオンとなり、エンプティー信号２７が与
えられるかセル読み出し指定信号２３が与えられないと
きにオフとなる読み出し制御信号２８を出力する。ＦＩ
ＦＯ１３の読み出しアドレス発生回路１８は、この読み
出し制御信号２８に応じて読み出しアドレスをメモリ１
７に出力する。制御回路１５は、ＦＩＦＯ８０からエン
プティー信号９６が与えられていないときにＦＩＦＯ１
３のメモリ１７から読み出されたセル読み出し制御ビッ
ト列２６が「１」であればオンとなり、エンプティー信
号９６が与えられるかセル読み出し制御ビット列２６が
「０」であればオフとなるセル読み出し制御信号９３を
出力する。

【００２７】このような構成では、従来と同様にＦＩＦ
Ｏ８０のメモリ８２には実セルのみが蓄積されるが、時
間圧縮動作指定信号２２がオンでセル読み出し指定信号
２３がオフである場合には、制御手段１０はシリアルデ
ータとして与えられるセル書き込み制御信号９１のう
ち、周期カウンタ１１で規定される計数値がＮになって
以降に最初に到着する空セル区間を取り除いた実セルと
空セルの配列を「１」と「０」のビット列として記録す
る。さらに、計数値がＮである場合セル書き込み制御信
号９１が「１」であれば、次に「０」となるまでの間、
制御回路１２が周期カウンタ１１に対してセルクロック
２１の送出を停止するので、取り除いた空セル位置まで
空セル除去間隔の起点をずらすことができる。

【００２８】次に、伝送遅延差分のセル書き込み制御信
号９１を記録した後に、セル読み出し指定信号２３をオ
ンにすることにより、制御回路１４ではＦＩＦＯ１３か
らエンプティー信号２７が与えられるまで読み出し制御
信号２８をオンとし、ＦＩＦＯ１３のメモリ１７から所
定の空セル区間を取り除いたセル読み出し制御ビット列
２６を出力させる。制御回路１５では、このセル読み出
し制御ビット列２６の実セルの有無を示す「１」と
「０」に応じて、ＦＩＦＯ８０の読み出しアドレス発生
回路８３に与えるセル読み出し制御信号９３のオンオフ
制御を行う。したがって、ＦＩＦＯ８０のメモリ８２か
らは、周期カウンタ１１の計数値がＮとなって以降最初
に到着する空セルだけが取り除かされた実セルと空セル
が出力セル９４として出力される。

【００２９】なお、本実施例は、ＦＩＦＯ１３に実セル
の到着の有無を示すシリアルデータ（セル書き込み制御
信号９１）を書き込む際に、起点からＮ番目のセル以降
に最初に到着する空セル区間のデータを取り除いて記録
し、それを順次読み出すことによって時間圧縮を図る構
成になっているが、ＦＩＦＯ１３への書き込み側では実
セルの到着の有無を示すシリアルデータ（セル書き込み
制御信号９１）をそのまま記録し、読み出す際に周期的
に空セル区間をスキップし（起点からＮ番目のセル以降
で読み出されたシリアルデータが「０」である場合には
次のデータをＦＩＦＯ１３から読み出し）、空セル除去
間隔の起点を空セル区間をスキップした位置までずらす
構成としても同様である。

【００３０】ここで、以上示した動作により時間圧縮が
行われる原理について、図３を参照して説明する。図３
(a) は、遅延回路（ＦＩＦＯ８０）に到着するＶＣa お
よびＶＣb により表される２つのバーチャルチャネルを
多重化したパスの元のセル流を示す。実線矢印は実セル
を示し、破線矢印は空セルを示す。図３(b) は、元のセ
ル流のうち、起点からＮ番目のセル以降に最初に到着す
る空セルを取り除いた状態で、かつその取り除かれた空
セル位置まで空セル除去間隔Ｎの起点をずらした状態を
示す。ここでは、Ｎ番目のセル位置１では実セルが到着
しているので、それ以降最初に到着する空セルを取り
除くことにより時間圧縮が行われる。また、その取り除
いた空セルの位置まで次の空セル除去間隔Ｎの起点を
ずらせば、セル流量の大きい領域では空セルの取り除き
が減り、ピーク速度の上昇を効果的に抑えることができ
る。すなわち、従来構成ではすべての空セルが取り除か
れ、読み出し時に実セルのみが連続してセル流量が一時
に上昇し、平均速度およびピーク速度が大幅に上昇した
が、本発明では起点からＮ番目のセル以降にある最初の
空セルのみが取り除かれるのでセル流量の増加が適度に
抑えられ、平均速度およびピーク速度の上昇を緩和する
ことができる。また、空セル除去間隔Ｎを十分に大きく
とることにより、遅延回路出力におけるセル流量の増加
を極めて小さく抑えることができる。なお、上記の原理
によれば、実セル到着の有無を「０」，「１」のビット
列として記録する実現方法の他に、ＦＩＦＯ８０に直接
実セルおよびＮ番目の空セルを除いた空セルを書き込む
構成で実現することもできる。

【００３１】なお、元のセル流の起点からＮ番目のセル
およびそれに続く所定数のセルが空セルであるときに、
その内の１つの空セルを取り除いたセル流を遅延回路出
力とするとともに、その取り除いた空セルの位置まで空
セル除去間隔の起点をずらせば、セル流量の大きい領域
では空セルの取り除きが減り、ピーク速度の上昇を効果
的に抑えることができる（請求項２に記載の発明）。

【００３２】図４は、請求項３に記載の発明方法におけ
る時間圧縮原理について説明する図である。図４(a)
は、遅延回路（ＦＩＦＯ８０）に到着するＶＣa および
ＶＣb により表される２つのバーチャルチャネルを多重
化したパスの元のセル流を示す。実線矢印は実セルを示
し、破線矢印は空セルを示す。図４(b) は、元のセル流
のうち、起点からＮ番目のセルが空セルであればその空
セルを取り除くが、Ｎ番目のセル位置で所定回数連続し
て空セルでない場合に、そのＮ番目のセル以降の最初に
到着する空セルを取り除いた状態で、かつその取り除か
れた空セル位置まで空セル除去間隔Ｎの起点をずらした
状態を示す。ここでは、Ｎ番目のセル位置１，２で連続
して実セルが到着しているので、それ以降最初に到着す
る空セルを取り除くことにより時間圧縮が行われる。
また、その取り除いた空セルの位置まで次の空セル除
去間隔Ｎの起点をずらせば、セル流量の大きい領域では
空セルの取り除きが減り、ピーク速度の上昇を効果的に
抑えることができる。なお、空セル除去間隔Ｎを十分に
大きくとることにより、遅延回路出力におけるセル流量
の増加を極めて小さく抑えることができる。

【００３３】なお、以上の制御を実現する制御手段は図
２に示す構成例と同様となるが、制御回路１２に、Ｎ番
目のセル位置で空セルがない場合が続く回数を計数し、
それにより上述した制御を行う機能を付加することによ
り、対応することができる。

【００３４】

【発明の効果】以上説明したように本発明は、遅延回路
に入力するセル流から周期的に空セルを除去したセル流
を遅延回路の出力とするので、元の単位時間あたりのセ
ル流量に対して遅延回路出力の単位時間あたりのセル流
量の増加を小さくすることができる。そのため、パスあ
るいは伝送路の切り換え時にＶＣの平均速度およびピー
ク速度の上昇を極力小さくすることができる。しかも、
長い時間にわたって元のセル流の時間圧縮が行われるの
で、従来と同様の伝送遅延差分の時間圧縮効果を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明方法を実現する制御手段と遅延回路の基
本構成例を示すブロック図である。

【図２】請求項１に記載の発明の実施例構成を示すブロ
ック図である。

【図３】請求項１に記載の発明の時間圧縮原理について
説明する図である。

【図４】請求項３に記載の発明の時間圧縮原理について
説明する図である。

【図５】無瞬断切り換えを行うパスの構成例を示す図で
ある。

【図６】パス切り換え前のＡ点におけるセル流量の時間
変化を示す図である。

【図７】パス切り換え後のＢ点におけるセル流量の時間
変化を示す図である。

【図８】本発明方式によるパス切り換え後のＢ点におけ
るセル流量の時間変化を示す図である。

【図９】従来の遅延回路の構成例を示すブロック図であ
る。

【符号の説明】

１０制御手段１１周期カウンタ１２制御回路１３ＦＩＦＯ１４，１５制御回路１６書き込みアドレス発生回路１７メモリ１８読み出しアドレス発生回路６１パス切換スイッチ６２現用パス６３予備用パス６４遅延回路８０ＦＩＦＯ８１書き込みアドレス発生回路８２メモリ８３読み出しアドレス発生回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−270427（ＪＰ，Ａ) 特開平１−286645（ＪＰ，Ａ) 特開平２−67849（ＪＰ，Ａ) 特開平３−216043（ＪＰ，Ａ) 特開平４−361442（ＪＰ，Ａ) 特開平４−361443（ＪＰ，Ａ) 特開平４−369140（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】セルを単位とする情報列を伝送する現用
パスまたは現用伝送路より伝送遅延の小さい予備用パス
または予備伝送路に備えられ、現用パスまたは現用伝送
路から予備用パスまたは予備伝送路にパスまたは伝送路
の切り換えを行う際に、パス間または伝送路間の伝送遅
延差を吸収するためセルを蓄積放出する遅延回路のセル
流制御方法において、前記遅延回路に到着するパスまたは伝送路を構成する実
セルおよび空セルからなるセル流に対して、起点からＮ
番目のセル以降に最初に到着する空セル区間を取り除
き、取り除いた空セル区間を次の起点としてＮ番目のセ
ル以降に最初に到着する空セル区間を取り除く処理を繰
り返すとともに、空セルを取り除いたセル流を遅延回路
の出力とすることを特徴とするセル流制御方法。
【請求項２】セルを単位とする情報列を伝送する現用
パスまたは現用伝送路より伝送遅延の小さい予備用パス
または予備伝送路に備えられ、現用パスまたは現用伝送
路から予備用パスまたは予備伝送路にパスまたは伝送路
の切り換えを行う際に、パス間または伝送路間の伝送遅
延差を吸収するためセルを蓄積放出する遅延回路のセル
流制御方法において、前記遅延回路に到着するパスまたは伝送路を構成する実
セルおよび空セルからなるセル流に対して、起点からＮ
番目のセル以降の所定数のセルが空セルであるとき、そ
の１つの空セル区間を取り除き、取り除いた空セル区間
を次の起点としてＮ番目のセル以降に所定数のセルが空
セルであるとき、その１つの空セル区間を取り除く処理
を繰り返すとともに、空セルを取り除いたセル流を遅延
回路の出力とすることを特徴とするセル流制御方法。
【請求項３】セルを単位とする情報列を伝送する現用
パスまたは現用伝送路より伝送遅延の小さい予備用パス
または予備伝送路に備えられ、現用パスまたは現用伝送
路から予備用パスまたは予備伝送路にパスまたは伝送路
の切り換えを行う際に、パス間または伝送路間の伝送遅
延差を吸収するためセルを蓄積放出する遅延回路のセル
流制御方法において、前記遅延回路に到着するパスまたは伝送路を構成する実
セルおよび空セルからなるセル流に対して、起点からＮ
番目のセルが空セルであればその空セル区間を取り除
き、Ｎ番目のセルが所定回数連続して実セルであれば、
それ以降に最初に到着する空セル区間を取り除き、その
取り除いた空セル区間を次の空セル除去間隔の起点とす
ることを繰り返すとともに、空セル区間を取り除いたセ
ル流を遅延回路の出力とすることを特徴とするセル流制
御方法。