JPH10107802A - Ａｔｍセル速度帯域制御方式 - Google Patents
Ａｔｍセル速度帯域制御方式Info
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- JPH10107802A JPH10107802A JP25463096A JP25463096A JPH10107802A JP H10107802 A JPH10107802 A JP H10107802A JP 25463096 A JP25463096 A JP 25463096A JP 25463096 A JP25463096 A JP 25463096A JP H10107802 A JPH10107802 A JP H10107802A
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- cells
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Abstract
(57)【要約】
【課題】 ＡＴＭ網の通信路上を伝送されるセルの帯域
制御方式において、統計多重された通信路から複数の異
なるチャネル（ＶＣＩ、ＶＰＩ、他）から入力されるセ
ルを予め申告された帯域を守って、入力セルを送出すこ
とを目的とする。 【解決手段】 本発明は、ＡＴＭセルの速度帯域制御方
式において、速度監視テーブル１１、セルバッファメモ
リ１２、ヘッダ検出部１３、入力セル書き込み制御部１
４、出力セル周期読み出し制御部１５、縦スロット列セ
ルバッファメモリ監視テーブル１６を有することで、予
め申告された帯域に対応して周期毎に読み出す様に配置
されたセルバッファメモリ１２に、速度系列に基準速度
のセルを設け、基準速度のセルに対してＫ倍、１／Ｋ倍
の高速、低速のセルを周期毎に書き込み、読み出し周期
毎にセルバッファメモリ１２より読み出す、周期読み出
しセルバッファ方式を用いる。
制御方式において、統計多重された通信路から複数の異
なるチャネル（ＶＣＩ、ＶＰＩ、他）から入力されるセ
ルを予め申告された帯域を守って、入力セルを送出すこ
とを目的とする。 【解決手段】 本発明は、ＡＴＭセルの速度帯域制御方
式において、速度監視テーブル１１、セルバッファメモ
リ１２、ヘッダ検出部１３、入力セル書き込み制御部１
４、出力セル周期読み出し制御部１５、縦スロット列セ
ルバッファメモリ監視テーブル１６を有することで、予
め申告された帯域に対応して周期毎に読み出す様に配置
されたセルバッファメモリ１２に、速度系列に基準速度
のセルを設け、基準速度のセルに対してＫ倍、１／Ｋ倍
の高速、低速のセルを周期毎に書き込み、読み出し周期
毎にセルバッファメモリ１２より読み出す、周期読み出
しセルバッファ方式を用いる。
Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ網における速
度帯域制御方式に関し、特にＡＴＭ網の通信路上へ伝送
されるセルの帯域を申告値に従って送出する機構を備え
る速度帯域制御方式に関する。
度帯域制御方式に関し、特にＡＴＭ網の通信路上へ伝送
されるセルの帯域を申告値に従って送出する機構を備え
る速度帯域制御方式に関する。
【０００２】
【従来の技術】従来この種のＡＴＭ網における帯域制御
方式は、図１１に示すように、通信路からの入力セルは
セル分離手段１１１にて入力セルのヘッダに設定された
ＶＣＩの番号に応じて分離され、各ＶＣＩに対応する各
セル蓄積手段１１２に蓄積される。
方式は、図１１に示すように、通信路からの入力セルは
セル分離手段１１１にて入力セルのヘッダに設定された
ＶＣＩの番号に応じて分離され、各ＶＣＩに対応する各
セル蓄積手段１１２に蓄積される。
【０００３】各セル蓄積手段１１２はＦＩＦＯ（First
In First Out）型のメモリで構成され一定容量を持つ。
In First Out）型のメモリで構成され一定容量を持つ。
【０００４】蓄積されたデータは、予め各ＶＣＩに対し
て申告された帯域申告値に対応するデータが制御部より
設定されており、各タイミング毎に読み出し制御を行う
読み出し制御手段１１５より、セル蓄積手段１１２を選
択することでセル畜積手段１１２からセルが読み出さ
れ、セル多重手段１１４より読み出されたセルを出力通
信路に多重化して出力することにより、帯域制御を行っ
ていた。
て申告された帯域申告値に対応するデータが制御部より
設定されており、各タイミング毎に読み出し制御を行う
読み出し制御手段１１５より、セル蓄積手段１１２を選
択することでセル畜積手段１１２からセルが読み出さ
れ、セル多重手段１１４より読み出されたセルを出力通
信路に多重化して出力することにより、帯域制御を行っ
ていた。
【０００５】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において帯域制御をセルの読み出し側にて制御し
ていることである。
の技術において帯域制御をセルの読み出し側にて制御し
ていることである。
【０００６】その理由は、一般にＡＴＭ網の通信路を扱
う場合、入力セルのチャネル数は膨大であることであ
る。例えばＶＣＩ毎のチャネル数をとったとしてもその
チャネル数は、２16＝６５，５３６チャネル数あり、従
来方式にて、そのチャネル数分の帯域制御を行おうとし
た場合、読み出し制御手段でのハード的制御手段はチャ
ネル数に依存した形で複雑困難になる。また、読み出し
制御部にて疑似乱数発生カウンタを使用した場合、第１
番目に入力されたセルが申告帯域を守っているにも関わ
らず、第２番目、第３番目に入力された他のチャネルの
セルよりも遅れて送出される可能性は避けられず、伝送
遅延が問題となる。
う場合、入力セルのチャネル数は膨大であることであ
る。例えばＶＣＩ毎のチャネル数をとったとしてもその
チャネル数は、２16＝６５，５３６チャネル数あり、従
来方式にて、そのチャネル数分の帯域制御を行おうとし
た場合、読み出し制御手段でのハード的制御手段はチャ
ネル数に依存した形で複雑困難になる。また、読み出し
制御部にて疑似乱数発生カウンタを使用した場合、第１
番目に入力されたセルが申告帯域を守っているにも関わ
らず、第２番目、第３番目に入力された他のチャネルの
セルよりも遅れて送出される可能性は避けられず、伝送
遅延が問題となる。
【０００７】第２の問題点は、従来の技術においてバッ
ファメモリ（ＦＩＦＯ）を各チャネル単位毎に持ってい
ることである。
ファメモリ（ＦＩＦＯ）を各チャネル単位毎に持ってい
ることである。
【０００８】その理由は、上記でも述べたが、一般にＡ
ＴＭ網の通信路を扱う場合、チャネル数は膨大のため、
バッファメモリ領域確保が問題となるからである。
ＴＭ網の通信路を扱う場合、チャネル数は膨大のため、
バッファメモリ領域確保が問題となるからである。
【０００９】本発明の目的は、上記問題を解決し、入力
セルを周期毎に書き込み、読み出し周期毎にセルバッフ
ァメモリより読み出す周期読み出しセルバッファ方式を
用いるＡＴＭセル速度帯域制御方式を提供することであ
る。
セルを周期毎に書き込み、読み出し周期毎にセルバッフ
ァメモリより読み出す周期読み出しセルバッファ方式を
用いるＡＴＭセル速度帯域制御方式を提供することであ
る。
【００１０】
【課題を解決するための手段】本発明のＡＴＭセル速度
帯域制御方式は、ＡＴＭ網の通信路上を伝送されるＡＴ
Ｍセルの速度帯域制御方式において、統計多重された通
信路からＶＣＩ、ＶＰＩ、その他複数の異なるチャネル
から入力されるセルをチャネル毎に識別するヘッダ検出
部と、予め申告された速度帯域を表す２種類のパラメー
タとしてセル書き込み周期であるセル間隔Ｋと、周期内
書き込み可能セル数Ｎとを、チャネル単位に格納する速
度監視テーブルと、１面が入力セル１個分の容量を持
ち、縦スロット列Ｌ×横スロット列ｍ面分の容量を保持
できるメモリからなるセルバッファメモリと、前記セル
バッファメモリの縦スロット列を監視する縦スロット列
セルバッファメモリ監視部と、入力セルのセルバッファ
メモリへの格納場所を制御する入力セル書き込み制御部
と、読み出し周期毎にセルバッファメモリよりセルを読
み出す出力セル周期読み出し制御部を備え、セルを送出
する通信路の帯域中の各チャネルに対して予め申告した
帯域の比率により入力セルを送出すことを特徴とする。
帯域制御方式は、ＡＴＭ網の通信路上を伝送されるＡＴ
Ｍセルの速度帯域制御方式において、統計多重された通
信路からＶＣＩ、ＶＰＩ、その他複数の異なるチャネル
から入力されるセルをチャネル毎に識別するヘッダ検出
部と、予め申告された速度帯域を表す２種類のパラメー
タとしてセル書き込み周期であるセル間隔Ｋと、周期内
書き込み可能セル数Ｎとを、チャネル単位に格納する速
度監視テーブルと、１面が入力セル１個分の容量を持
ち、縦スロット列Ｌ×横スロット列ｍ面分の容量を保持
できるメモリからなるセルバッファメモリと、前記セル
バッファメモリの縦スロット列を監視する縦スロット列
セルバッファメモリ監視部と、入力セルのセルバッファ
メモリへの格納場所を制御する入力セル書き込み制御部
と、読み出し周期毎にセルバッファメモリよりセルを読
み出す出力セル周期読み出し制御部を備え、セルを送出
する通信路の帯域中の各チャネルに対して予め申告した
帯域の比率により入力セルを送出すことを特徴とする。
【００１１】また、前記入力セル書込み制御部は、読み
出し周期毎に１セル送出する速度を基準速度ｖと、速度
監視テーブルに設定するチャネル毎の帯域を（Ｎ／Ｋ）
×ｖと定義し、チャネル毎に到着セル書き込み縦スロッ
ト列Ｌを判別する手段と、当該縦スロット列に書き込ん
だ当該チャネルのセル数ｎを計算し、ｎ＜Ｎであれば次
同一チャネルセルを縦スロット列Ｌに書き込み、ｎ＝Ｎ
である場合にはＬ＋Ｋの縦スロット列に書き込む手段を
有し、出力セル周期読みだし制御部で縦スロット列毎に
順次セルバッファメモリよりセルを読み出す。
出し周期毎に１セル送出する速度を基準速度ｖと、速度
監視テーブルに設定するチャネル毎の帯域を（Ｎ／Ｋ）
×ｖと定義し、チャネル毎に到着セル書き込み縦スロッ
ト列Ｌを判別する手段と、当該縦スロット列に書き込ん
だ当該チャネルのセル数ｎを計算し、ｎ＜Ｎであれば次
同一チャネルセルを縦スロット列Ｌに書き込み、ｎ＝Ｎ
である場合にはＬ＋Ｋの縦スロット列に書き込む手段を
有し、出力セル周期読みだし制御部で縦スロット列毎に
順次セルバッファメモリよりセルを読み出す。
【００１２】また、前記縦スロット列セルバッファメモ
リ監視部は、基準速度ｖにおけるセルバッファメモリの
縦スロット列の読みだし周期として定義される基準速度
ｖのセル間隔Ｔ内に送出できるセル数Ｍを定義し、縦ス
ロット列毎に蓄積されているセル数ｍを記憶する手段を
有し、入力セル到着時に、前記書き込み縦スロット列が
Ｌであっても、ｍ＝Ｍである場合には当該入力セルをＬ
＋１の縦スロット列に書き込む。
リ監視部は、基準速度ｖにおけるセルバッファメモリの
縦スロット列の読みだし周期として定義される基準速度
ｖのセル間隔Ｔ内に送出できるセル数Ｍを定義し、縦ス
ロット列毎に蓄積されているセル数ｍを記憶する手段を
有し、入力セル到着時に、前記書き込み縦スロット列が
Ｌであっても、ｍ＝Ｍである場合には当該入力セルをＬ
＋１の縦スロット列に書き込む。
【００１３】また、前記出力セル周期読みだし制御部
は、基準速度ｖのセル間隔周期Ｔ内における読みだし周
期として定義される装置単位周期Ｔ０と前記装置単位周
期Ｔ０内の読みだしセル数で定義される装置単位セル数
Ｘ０を設定し、送出セル数ｘを計数する手段と、周期Ｔ
０毎に計数された送出セル数ｘをリセットする手段とを
有し、前記送出セル数ｘが装置単位セル数Ｘ０に達した
場合はセルバッファメモリからの入力セルの送出を停止
する。
は、基準速度ｖのセル間隔周期Ｔ内における読みだし周
期として定義される装置単位周期Ｔ０と前記装置単位周
期Ｔ０内の読みだしセル数で定義される装置単位セル数
Ｘ０を設定し、送出セル数ｘを計数する手段と、周期Ｔ
０毎に計数された送出セル数ｘをリセットする手段とを
有し、前記送出セル数ｘが装置単位セル数Ｘ０に達した
場合はセルバッファメモリからの入力セルの送出を停止
する。
【００１４】さらに、チャネル毎に前記速度監視テーブ
ルに輻輳閾値ＱＡと、輻輳閾値ＱＢを設定する手段と、
セルバッファメモリ内に蓄積された当該チャネルのセル
数を計数する手段とを有し、計数されたセル数が輻輳閾
値ＱＡを超えた場合に輻輳として前段のＡＴＭ網の通信
路へ輻輳の発生を通知し、輻輳閾値ＱＢを下回った場合
に前段のＡＴＭ網の通信路へ輻輳の発生解除を通知す
る。
ルに輻輳閾値ＱＡと、輻輳閾値ＱＢを設定する手段と、
セルバッファメモリ内に蓄積された当該チャネルのセル
数を計数する手段とを有し、計数されたセル数が輻輳閾
値ＱＡを超えた場合に輻輳として前段のＡＴＭ網の通信
路へ輻輳の発生を通知し、輻輳閾値ＱＢを下回った場合
に前段のＡＴＭ網の通信路へ輻輳の発生解除を通知す
る。
【００１５】さらに、セルバッファメモリの空きを検出
する手段を有し、入力セル到着時にセルバッファメモリ
に空きがなければ当該セルを廃棄し、セル廃棄中の信号
を前段のＡＴＭ網の通信路へ通知する。
する手段を有し、入力セル到着時にセルバッファメモリ
に空きがなければ当該セルを廃棄し、セル廃棄中の信号
を前段のＡＴＭ網の通信路へ通知する。
【００１６】さらにまた、前記速度監視テーブルは、予
め申告された速度帯域を表す２種類のパラメータである
セル書き込み周期であるセル間隔Ｋと、周期内書き込み
可能セル数Ｎと、さらに周期内書き込みセル数ｎと、次
セル書き込みポインタＮＰと、輻輳状態判定ビットＣＧ
と、輻輳発生閾値ＱＡと、輻輳解除閾値ＱＢと、セルバ
ッファメモリ上に存在するチャネル毎の総セル数Ｑｃｎ
ｔとをチャネル単位に保持できるメモリからなる。
め申告された速度帯域を表す２種類のパラメータである
セル書き込み周期であるセル間隔Ｋと、周期内書き込み
可能セル数Ｎと、さらに周期内書き込みセル数ｎと、次
セル書き込みポインタＮＰと、輻輳状態判定ビットＣＧ
と、輻輳発生閾値ＱＡと、輻輳解除閾値ＱＢと、セルバ
ッファメモリ上に存在するチャネル毎の総セル数Ｑｃｎ
ｔとをチャネル単位に保持できるメモリからなる。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１８】図１は、本発明の一実施例の構成図を示
し、速度監視テーブル１１と、セルバッファメモリ１２
と、ヘッダ検出部１３と、入力セル書き込み制御部１４
と、出力セル周期読み出し制御部１５と、縦スロット列
セルバッファメモリ監視テーブル１６とからなる。
し、速度監視テーブル１１と、セルバッファメモリ１２
と、ヘッダ検出部１３と、入力セル書き込み制御部１４
と、出力セル周期読み出し制御部１５と、縦スロット列
セルバッファメモリ監視テーブル１６とからなる。
【００１９】図２は、速度監視テーブルの構成図を示
し、チャネル単位に予め申告された速度帯域を表す２種
類のパラメータであるセル間隔Ｋと、周期内書き込み可
能セル数Ｎ及び周期内書き込みセル数ｎと、次セル書き
込みポインタＮＰと、輻輳状態判定ビットＣＧと、輻輳
発生閾値ＱＡと、輻輳解除閾値ＱＢと、セルバッファメ
モリ上に存在するチャネル毎の総セル数Ｑｃｎｔとをチ
ャネル単位に保持できるメモリからなる。
し、チャネル単位に予め申告された速度帯域を表す２種
類のパラメータであるセル間隔Ｋと、周期内書き込み可
能セル数Ｎ及び周期内書き込みセル数ｎと、次セル書き
込みポインタＮＰと、輻輳状態判定ビットＣＧと、輻輳
発生閾値ＱＡと、輻輳解除閾値ＱＢと、セルバッファメ
モリ上に存在するチャネル毎の総セル数Ｑｃｎｔとをチ
ャネル単位に保持できるメモリからなる。
【００２０】図３は、セルバッファメモリ構成図を示
し、１面がＡＴＭセル１個分の容量を持ち、縦スロット
列（Ｌ）×横スロット列（ｍ）面分の容量を保持できる
メモリからなる。
し、１面がＡＴＭセル１個分の容量を持ち、縦スロット
列（Ｌ）×横スロット列（ｍ）面分の容量を保持できる
メモリからなる。
【００２１】図４は、縦スロット列セルバッファメモリ
監視テーブル構成図を示し、セルバッファメモリの各縦
スロット列に書き込まれているセル数を保持できるメモ
リからなる。
監視テーブル構成図を示し、セルバッファメモリの各縦
スロット列に書き込まれているセル数を保持できるメモ
リからなる。
【００２２】次に、本発明の実施の形態の動作につい
て、図５、図６を参照して詳細に説明する。
て、図５、図６を参照して詳細に説明する。
【００２３】図５は、本発明の書き込み制御フローチャ
ートを示す。
ートを示す。
【００２４】ＡＴＭ網からの入力セルは、前段ＡＴＭ網
に対して受信セル廃棄通知信号が出力されていない限
り、ヘッダ検出部１３にて帯域制御されるチャネル（Ｖ
ＣＩ、ＶＰＩ、他）番号が識別され、入力セル書き込み
制御部１４へ伝えられる。（Ｓ１）
に対して受信セル廃棄通知信号が出力されていない限
り、ヘッダ検出部１３にて帯域制御されるチャネル（Ｖ
ＣＩ、ＶＰＩ、他）番号が識別され、入力セル書き込み
制御部１４へ伝えられる。（Ｓ１）
【００２５】入力セル書き込み制御部１４は、帯域制御
されるチャネル（ＳＨＡＰ）毎の書き込み情報が保持さ
れている速度監視テーブル１１から、入力セルに対する
各種情報を読み出す。セルバッファメモリ上にあるチャ
ネル毎の総セル数を表す値Ｑｃｎｔ（ＳＨＡＰ）＝０の
場合は、本チャネルのセルは初めて入力されたセルと同
等であるとみなせるので、最も早く読み出される縦スロ
ット列である読み出しポインタＯＰが示す縦スロット列
から数えて＋２番目のＩＰ＝ＯＰ＋２縦スロット列目に
入力セルを書き込む。
されるチャネル（ＳＨＡＰ）毎の書き込み情報が保持さ
れている速度監視テーブル１１から、入力セルに対する
各種情報を読み出す。セルバッファメモリ上にあるチャ
ネル毎の総セル数を表す値Ｑｃｎｔ（ＳＨＡＰ）＝０の
場合は、本チャネルのセルは初めて入力されたセルと同
等であるとみなせるので、最も早く読み出される縦スロ
ット列である読み出しポインタＯＰが示す縦スロット列
から数えて＋２番目のＩＰ＝ＯＰ＋２縦スロット列目に
入力セルを書き込む。
【００２６】また、Ｑｃｎｔ（ＳＨＡＰ）≠０の場合
は、通常次セル書き込みポインタであるＩＰ＝ＮＰ（Ｓ
ＨＡＰ）縦スロット列目に入力セルを書き込むが、ＮＰ
（ＳＨＡＰ）＝ＯＰ、ＯＰ＋１の場合のみ、読み出し処
理時の競合を避けるために、ＩＰ＝ＯＰ＋２縦スロット
列目に入力セルを書き込む。この時、セルバッファメモ
リへの横スロット列の書き込み位置は、縦スロット列セ
ルバッファメモリ監視テーブル１６より該当書き込み縦
スロット列を読み出した値Ｃｏｕｎｔ（ＩＰ）である。
（Ｓ２）
は、通常次セル書き込みポインタであるＩＰ＝ＮＰ（Ｓ
ＨＡＰ）縦スロット列目に入力セルを書き込むが、ＮＰ
（ＳＨＡＰ）＝ＯＰ、ＯＰ＋１の場合のみ、読み出し処
理時の競合を避けるために、ＩＰ＝ＯＰ＋２縦スロット
列目に入力セルを書き込む。この時、セルバッファメモ
リへの横スロット列の書き込み位置は、縦スロット列セ
ルバッファメモリ監視テーブル１６より該当書き込み縦
スロット列を読み出した値Ｃｏｕｎｔ（ＩＰ）である。
（Ｓ２）
【００２７】入力セルのセルバッファメモリへの書き込
み処理と並行して、次に同一チャネルのセルが入力され
た時の書き込み縦スロット列である次セル書き込みポイ
ンタＮＰ（ＳＨＡＰ）を決める処理を行う。
み処理と並行して、次に同一チャネルのセルが入力され
た時の書き込み縦スロット列である次セル書き込みポイ
ンタＮＰ（ＳＨＡＰ）を決める処理を行う。
【００２８】つまり、今、セルバッファメモリ上に１個
のセルを書き込んだことにより、セルバッファメモリ上
に存在するチャネル毎の総セル数、周期内書き込みセル
数はそれぞれ、Ｑｃｎｔ（ＳＨＡＰ）←Ｑｃｎｔ（ＳＨ
ＡＰ）＋１、ｎ（ＳＨＡＰ） ←ｎ（ＳＨＡＰ）＋
１ となる。また、縦スロット列セルバッファメ
モリ監視テーブル１６の該当書き込みスロット列の値
も、Ｃｏｕｎｔ（ＩＰ）←Ｃｏｕｎｔ（ＩＰ）＋１とな
る。（Ｓ３）
のセルを書き込んだことにより、セルバッファメモリ上
に存在するチャネル毎の総セル数、周期内書き込みセル
数はそれぞれ、Ｑｃｎｔ（ＳＨＡＰ）←Ｑｃｎｔ（ＳＨ
ＡＰ）＋１、ｎ（ＳＨＡＰ） ←ｎ（ＳＨＡＰ）＋
１ となる。また、縦スロット列セルバッファメ
モリ監視テーブル１６の該当書き込みスロット列の値
も、Ｃｏｕｎｔ（ＩＰ）←Ｃｏｕｎｔ（ＩＰ）＋１とな
る。（Ｓ３）
【００２９】ここで、周期内書き込み可能セル数Ｎ（Ｓ
ＨＡＰ）と周期内書き込みセル数ｎ（ＳＨＡＰ）が等し
い場合、次に同一チャネルのセルが入力された時（次セ
ル）は、今書き込んだ縦スロット列からＫスロット列離
れた縦スロット列に書き込むことになるため、次セル書
き込みポインタは、ＮＰ（ＳＨＡＰ）←ＩＰ＋Ｋ（ＳＨ
ＡＰ）となる。また、Ｎ（ＳＨＡＰ）≠ｎ（ＳＨＡＰ）
の場合、次セルも今書き込んだ縦スロット列と同−縦ス
ロット列に書き込むことになるため、次セル書き込みポ
インタはＮＰ（ＳＨＡＰ）←ＩＰとなる。
ＨＡＰ）と周期内書き込みセル数ｎ（ＳＨＡＰ）が等し
い場合、次に同一チャネルのセルが入力された時（次セ
ル）は、今書き込んだ縦スロット列からＫスロット列離
れた縦スロット列に書き込むことになるため、次セル書
き込みポインタは、ＮＰ（ＳＨＡＰ）←ＩＰ＋Ｋ（ＳＨ
ＡＰ）となる。また、Ｎ（ＳＨＡＰ）≠ｎ（ＳＨＡＰ）
の場合、次セルも今書き込んだ縦スロット列と同−縦ス
ロット列に書き込むことになるため、次セル書き込みポ
インタはＮＰ（ＳＨＡＰ）←ＩＰとなる。
【００３０】通常本処理を行うことで問題はないが、セ
ルバッファメモリの横スロット列は有限値であることか
ら、次セル書き込みポインタＮＰ（ＳＨＡＰ）が、今読
み出し処理を行っているＯＰを追い越す場合を考える必
要がある。もし、ＮＰ（ＳＨＡＰ）がＯＰを追い越した
場合、前段ＡＴＭ網に対して、入力セル受信不可を示す
信号を出力し、該当チャネルの次セル書き込みポインタ
ＮＰ（ＳＨＡＰ）は、今読み出し処理を行っているＯＰ
にしておく。（Ｓ４）
ルバッファメモリの横スロット列は有限値であることか
ら、次セル書き込みポインタＮＰ（ＳＨＡＰ）が、今読
み出し処理を行っているＯＰを追い越す場合を考える必
要がある。もし、ＮＰ（ＳＨＡＰ）がＯＰを追い越した
場合、前段ＡＴＭ網に対して、入力セル受信不可を示す
信号を出力し、該当チャネルの次セル書き込みポインタ
ＮＰ（ＳＨＡＰ）は、今読み出し処理を行っているＯＰ
にしておく。（Ｓ４）
【００３１】このような現象は同一チャネルのセルが連
続して入力された時に発生することから、本現象を避け
るために予め輻輳発生閾値ＱＡをチャネル毎に設定して
おき、入力セルをセルバッファメモリに書き込む毎にＱ
ｃｎｔ（ＳＨＡＰ）と、ＱＡ（ＳＨＡＰ）を比較し、Ｑ
ｃｎｔ（ＳＨＡＰ）≧ＱＡ（ＳＨＡＰ）の時、前段ＡＴ
Ｍ網に対して輻輳チャネルが発生していることを伝える
仕組みを設ける。尚、前段ＡＴＭ網に対して、輻輳が解
除されるまで何回も輻輳通知を行うとかえって前段ＡＴ
Ｍ網側での処理ネックになる可能性もあるため、一度輻
輳通知を行ったチャネルに対しては、輻輳状態を示すＣ
Ｇ（ＳＨＡＰ）ビットを立てて、以後同一チャネルの輻
輳発生時には前段のＡＴＭ網に対して輻輳通知を行わな
い様にする。（Ｓ５）
続して入力された時に発生することから、本現象を避け
るために予め輻輳発生閾値ＱＡをチャネル毎に設定して
おき、入力セルをセルバッファメモリに書き込む毎にＱ
ｃｎｔ（ＳＨＡＰ）と、ＱＡ（ＳＨＡＰ）を比較し、Ｑ
ｃｎｔ（ＳＨＡＰ）≧ＱＡ（ＳＨＡＰ）の時、前段ＡＴ
Ｍ網に対して輻輳チャネルが発生していることを伝える
仕組みを設ける。尚、前段ＡＴＭ網に対して、輻輳が解
除されるまで何回も輻輳通知を行うとかえって前段ＡＴ
Ｍ網側での処理ネックになる可能性もあるため、一度輻
輳通知を行ったチャネルに対しては、輻輳状態を示すＣ
Ｇ（ＳＨＡＰ）ビットを立てて、以後同一チャネルの輻
輳発生時には前段のＡＴＭ網に対して輻輳通知を行わな
い様にする。（Ｓ５）
【００３２】入力セルをセルバッファメモリに書き込む
一連の処理は、本説明で全てであり、後は、本装置にセ
ルが入力される毎に上記動作を繰り返せば良いことが分
かる。
一連の処理は、本説明で全てであり、後は、本装置にセ
ルが入力される毎に上記動作を繰り返せば良いことが分
かる。
【００３３】図６は、本発明の読み出し制御フローチャ
ートを示す。読み出しポインタ（ＯＰ）は、セルバッフ
ァメモリ１２の０スロット列目から読み出し始め、予め
申告された基準速度のセル間隔［Ｔ］セル個のセルをＡ
ＴＭ網上に送出する毎に＋１づつカウントアップする周
期カウンタである。
ートを示す。読み出しポインタ（ＯＰ）は、セルバッフ
ァメモリ１２の０スロット列目から読み出し始め、予め
申告された基準速度のセル間隔［Ｔ］セル個のセルをＡ
ＴＭ網上に送出する毎に＋１づつカウントアップする周
期カウンタである。
【００３４】今、あるスロット列に読み出しポインタが
移動した時の一連の読み出し処理を説明することとす
る。
移動した時の一連の読み出し処理を説明することとす
る。
【００３５】読み出しポインタＯＰが示す縦スロット列
に書き込まれているセル数を、縦スロット列セルバッフ
ァメモリ監視テーブル１６より読み出し、Ｃｏｕｎｔ
（ＯＰ）＞０、かつ、基準速度ｖのセル間隔周期Ｔ内に
おける読みだし周期として定義される装置単位周期Ｔ０
内の読みだしセル数で定義される装置単位セル数［Ｘ
０］より読み出しセル数が少ない場合、セルバッファメ
モリ１２の（縦列、横列）＝（ＯＰ、ｙ）面からセルを
読み出す。（Ｓ６）
に書き込まれているセル数を、縦スロット列セルバッフ
ァメモリ監視テーブル１６より読み出し、Ｃｏｕｎｔ
（ＯＰ）＞０、かつ、基準速度ｖのセル間隔周期Ｔ内に
おける読みだし周期として定義される装置単位周期Ｔ０
内の読みだしセル数で定義される装置単位セル数［Ｘ
０］より読み出しセル数が少ない場合、セルバッファメ
モリ１２の（縦列、横列）＝（ＯＰ、ｙ）面からセルを
読み出す。（Ｓ６）
【００３６】１セル分の有効セルを読み出したことによ
り、縦スロット列セルバッファメモリ監視テーブル１６
のセル数、読み出したセルのチャネル番号のセルバッフ
ァメモリ上のチャネル毎の総セル数はそれぞれ、Ｃｏｕ
ｎｔ（ＯＰ） ←Ｃｏｕｎｔ（ＯＰ）−１、Ｑｃｎｔ
（ＳＨＡＰ）←Ｑｃｎｔ（ＳＨＡＰ）−１ となる。と
同時に、次に読み出す縦スロット列の横列の位置を示す
値は、ｙ←ｙ＋１ となる。（Ｓ７）
り、縦スロット列セルバッファメモリ監視テーブル１６
のセル数、読み出したセルのチャネル番号のセルバッフ
ァメモリ上のチャネル毎の総セル数はそれぞれ、Ｃｏｕ
ｎｔ（ＯＰ） ←Ｃｏｕｎｔ（ＯＰ）−１、Ｑｃｎｔ
（ＳＨＡＰ）←Ｑｃｎｔ（ＳＨＡＰ）−１ となる。と
同時に、次に読み出す縦スロット列の横列の位置を示す
値は、ｙ←ｙ＋１ となる。（Ｓ７）
【００３７】この時、読み出したセルのチャネルの輻輳
状態を示すＣＧ（ＳＨＡＰ）ビットが立っている場合、
読み出したセルのチャネル番号のセルバッファメモリ上
のチャネル毎の総セル数Ｑｃｎｔ（ＳＨＡＰ）が輻輳解
除閾値ＱＢ（ＳＨＡＰ）を下回っていれば、該当チャネ
ルの輻輳状態は解除されたことを前段ＡＴＭ網に対して
通知し、輻輳状態を示すＣＧ（ＳＨＡＰ）のビットを落
とす［←０］処理を行う。
状態を示すＣＧ（ＳＨＡＰ）ビットが立っている場合、
読み出したセルのチャネル番号のセルバッファメモリ上
のチャネル毎の総セル数Ｑｃｎｔ（ＳＨＡＰ）が輻輳解
除閾値ＱＢ（ＳＨＡＰ）を下回っていれば、該当チャネ
ルの輻輳状態は解除されたことを前段ＡＴＭ網に対して
通知し、輻輳状態を示すＣＧ（ＳＨＡＰ）のビットを落
とす［←０］処理を行う。
【００３８】尚、上記条件Ｃｏｕｎｔ（ＯＰ）＞０、か
つ、ｘ＜Ｘ０以外の時は空きセルを１セル分読み出す。
つ、ｘ＜Ｘ０以外の時は空きセルを１セル分読み出す。
【００３９】この様に、有効セルであれ、空きセルであ
れ１セル分のセルを読み出したことにより予め申告され
た装置単位セル数［Ｘ０］、装置単位周期［Ｔ０］、基
準速度のセル間隔［Ｔ］に対するそれぞれの関数値は、
ｘ←ｘ＋１、ｗ←ｗ＋１、ｔ←ｔ＋１ となる。（Ｓ
８）
れ１セル分のセルを読み出したことにより予め申告され
た装置単位セル数［Ｘ０］、装置単位周期［Ｔ０］、基
準速度のセル間隔［Ｔ］に対するそれぞれの関数値は、
ｘ←ｘ＋１、ｗ←ｗ＋１、ｔ←ｔ＋１ となる。（Ｓ
８）
【００４０】ここで、装置単位周期［Ｔ０］分のセルを
読み出した［ｗ＝Ｔ０］のであれば、装置単位セル数Ｘ
０、装置単位周期Ｔ０の関数をクリア［ｗ←０、ｘ←
０］する。
読み出した［ｗ＝Ｔ０］のであれば、装置単位セル数Ｘ
０、装置単位周期Ｔ０の関数をクリア［ｗ←０、ｘ←
０］する。
【００４１】この様に、基準速度のセル間隔［Ｔ］分の
セルを読み出すまで、上記処理を繰り返し、ｔ＝Ｔにな
った時点で、各パラメータ関数をクリア［ｔ←０、ｗ←
０、ｘ←０］し、読み出しポインタＯＰの値をＯＰ←ｍ
ｏｄ（ＯＰ＋１）に更新する。（Ｓ９）
セルを読み出すまで、上記処理を繰り返し、ｔ＝Ｔにな
った時点で、各パラメータ関数をクリア［ｔ←０、ｗ←
０、ｘ←０］し、読み出しポインタＯＰの値をＯＰ←ｍ
ｏｄ（ＯＰ＋１）に更新する。（Ｓ９）
【００４２】その時、本装置が前段ＡＴＭ網に対して受
信セル廃棄通知をしているのであれば、読み出しポイン
タが更新されたことにより書き込みスロット列が空いた
ので、前段ＡＴＭ網に対して受信セル廃棄解除通知を行
う。（Ｓ１０）
信セル廃棄通知をしているのであれば、読み出しポイン
タが更新されたことにより書き込みスロット列が空いた
ので、前段ＡＴＭ網に対して受信セル廃棄解除通知を行
う。（Ｓ１０）
【００４３】セルバッファメモリ上のある縦スロット列
から読み出す一連の処理は、本説明で全てであり、後
は、読み出しポインタが示す縦スロット列から次々に上
記動作を繰り返せば良いことが分かる。
から読み出す一連の処理は、本説明で全てであり、後
は、読み出しポインタが示す縦スロット列から次々に上
記動作を繰り返せば良いことが分かる。
【００４４】
【実施例】次に、本発明において異なるチャネルのセル
が入力された時に予め申告された通りに帯域制御されて
セルが出力される実施例を図面を参照して詳細に説明す
る。
が入力された時に予め申告された通りに帯域制御されて
セルが出力される実施例を図面を参照して詳細に説明す
る。
【００４５】図７は、速度系列の基準速度を２５６Ｋｂ
ｉｔ／ｓとした時の各速度に対する書き込み処理におけ
るセル間隔Ｋ、及び、周期内書き込み可能のセル数Ｎを
表した速度テーブルの一例である。
ｉｔ／ｓとした時の各速度に対する書き込み処理におけ
るセル間隔Ｋ、及び、周期内書き込み可能のセル数Ｎを
表した速度テーブルの一例である。
【００４６】本速度テーブルにおいて、例えば６４Ｋｂ
ｉｔ／ｓを基準速度にした場合、セル間隔Ｋ、及び、セ
ル数Ｎが次に示す様に変化することは言うまでもない。
ｉｔ／ｓを基準速度にした場合、セル間隔Ｋ、及び、セ
ル数Ｎが次に示す様に変化することは言うまでもない。
【００４７】６４Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝１） １２８Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝２） ２５６Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝４） ５１２Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝８） １０２４Ｋｂｉｔ／ｓ（Ｋ＝１、Ｎ＝１６） 図８は、書き込み側の基準速度に対する読み出し側の基
準速度のセル間隔［Ｔ］を表した基準速度に対する読み
出しセル数の関係の一例である。
準速度のセル間隔［Ｔ］を表した基準速度に対する読み
出しセル数の関係の一例である。
【００４８】本表の算出根拠を、今、６４Ｋｂｉｔ／ｓ
帯域のセルについて考えるとする。６４Ｋｂｉｔ／ｓ帯
域のセル発生間隔は、４８×８／６４＝６ｍｓである。
１５５．５２Ｍｂｉｔ／ｓの伝送速度で、１セル長が５
４バイトの場合の１セルの時間は、５４×８／１５５．
５２μｓ／セルとなる。６ｍｓをセル数に換算すると、
６ｍｓ÷（５４×８／１５５．５２μｓ／セル）＝２１
６０セル。つまり、６４Ｋｂｉｔ／ｓ帯域のセル発生間
隔は、２１６０セル間隔に１個の有効セルが挿入される
イメージである（２１５９セルは空きセル）。
帯域のセルについて考えるとする。６４Ｋｂｉｔ／ｓ帯
域のセル発生間隔は、４８×８／６４＝６ｍｓである。
１５５．５２Ｍｂｉｔ／ｓの伝送速度で、１セル長が５
４バイトの場合の１セルの時間は、５４×８／１５５．
５２μｓ／セルとなる。６ｍｓをセル数に換算すると、
６ｍｓ÷（５４×８／１５５．５２μｓ／セル）＝２１
６０セル。つまり、６４Ｋｂｉｔ／ｓ帯域のセル発生間
隔は、２１６０セル間隔に１個の有効セルが挿入される
イメージである（２１５９セルは空きセル）。
【００４９】上記計算式より、一般にＸＫｂｉｔ／ｓ帯
域とは、 ４８×８／Ｘ［ｍｓ］÷（５４×８／１５５．５２［μ
ｓ／セル］）＝１３８，２４０／Ｘ［セル］ 間隔に１個の有効セルが挿入されることである。
域とは、 ４８×８／Ｘ［ｍｓ］÷（５４×８／１５５．５２［μ
ｓ／セル］）＝１３８，２４０／Ｘ［セル］ 間隔に１個の有効セルが挿入されることである。
【００５０】図９は、基準速度を２５６Ｋｂｉｔ／ｓに
した場合における本発明のＡＴＭセル速度帯域制御方式
の処理概要図の一例である。
した場合における本発明のＡＴＭセル速度帯域制御方式
の処理概要図の一例である。
【００５１】入力セル回線に図９に示す様な、チャネル
番号α〜εのセルが入力されたとする。チャネル番号α
のセルは出力帯域が１２８Ｋｂｉｔ／ｓであるため、書
き込み側処理としては、２、４、６、８、１０縦スロッ
ト列に各１セルずつ書き込むことになる。同様処理を、
チャネル番号β〜εのセルに対しても行うと図９に示す
セルバッファメモリの位置に各入力セルが書き込まれる
ことが分かる。
番号α〜εのセルが入力されたとする。チャネル番号α
のセルは出力帯域が１２８Ｋｂｉｔ／ｓであるため、書
き込み側処理としては、２、４、６、８、１０縦スロッ
ト列に各１セルずつ書き込むことになる。同様処理を、
チャネル番号β〜εのセルに対しても行うと図９に示す
セルバッファメモリの位置に各入力セルが書き込まれる
ことが分かる。
【００５２】読み出し側処理として、今、基準速度のセ
ル間隔［Ｔ］を５４０、装置単位周期［Ｔ０］を５、装
置単位セル数［Ｘ０］を３とする。読み出しポインタＯ
Ｐが０〜１スロット列目の時は、有効セルが書き込まれ
ていないので、基準速度のセル間隔［Ｔ］セル分の空き
セルが出力される。第２スロット列目以降は、図９に示
した様にセルが出力され、予め申告された速度帯域を守
ってセルが送出されることが分かる。
ル間隔［Ｔ］を５４０、装置単位周期［Ｔ０］を５、装
置単位セル数［Ｘ０］を３とする。読み出しポインタＯ
Ｐが０〜１スロット列目の時は、有効セルが書き込まれ
ていないので、基準速度のセル間隔［Ｔ］セル分の空き
セルが出力される。第２スロット列目以降は、図９に示
した様にセルが出力され、予め申告された速度帯域を守
ってセルが送出されることが分かる。
【００５３】次に、本発明の他の実施例の動作につい
て、補足説明する。本文中、セルバッファメモリの横ス
ロット列は有限値であるために発生する書き込み制御時
の対策については前に記述した。
て、補足説明する。本文中、セルバッファメモリの横ス
ロット列は有限値であるために発生する書き込み制御時
の対策については前に記述した。
【００５４】同様に、セルバッファメモリの縦スロット
列についても有限値であるために発生する書き込み制御
時の対策について、図１０を参照して詳細に説明する。
列についても有限値であるために発生する書き込み制御
時の対策について、図１０を参照して詳細に説明する。
【００５５】図１０は、縦スロット列内の書き込み可能
セルの積み残した場合の次の処理を示す一例である。図
中（ａ）は低速帯域制御対象セル［Ｋ＞１、Ｎ＝１］で
の積み残し、（ｂ）は高速帯域制御対象セル［Ｋ＝１、
Ｎ＞１］での積み残しの場合の処理を示している。
セルの積み残した場合の次の処理を示す一例である。図
中（ａ）は低速帯域制御対象セル［Ｋ＞１、Ｎ＝１］で
の積み残し、（ｂ）は高速帯域制御対象セル［Ｋ＝１、
Ｎ＞１］での積み残しの場合の処理を示している。
【００５６】書き込み処理時に、基準速度ｖのセル間隔
［Ｔ］内に送出できるセル数Ｍを定義し、縦スロット列
セルバッファメモリ監視部に縦スロット列毎に蓄積され
ているセル数ｍを記憶する手段を有し、入力セル到着時
に、書き込み縦スロット列がＬであっても、ｍ＝Ｍであ
る場合には当該入力セルをＬ＋１の縦スロット列に書き
込むことで、書き込み周期内バッファ溢れ発生が防止可
能になる。つまり、低速帯域制御対象セルでは、実際の
書き込み縦スロット列から次の縦スロット列をカウント
し、高速帯域制御対象セルで縦スロット列内書き込み可
能セル数が残っている場合には、その分のセルは書き込
まずに次の縦スロット列にＮセル書き込む処理を行う。
本処理を行うことにより、時間軸上瞬間的には、予め申
告された速度帯域に対して大きな速度帯域（送出時間が
遅くなる方向）でセルが送出されることになるが、ＡＴ
Ｍ網のトラヒックに応じた形で、効率良くセルバッファ
メモリを使用可能になる。
［Ｔ］内に送出できるセル数Ｍを定義し、縦スロット列
セルバッファメモリ監視部に縦スロット列毎に蓄積され
ているセル数ｍを記憶する手段を有し、入力セル到着時
に、書き込み縦スロット列がＬであっても、ｍ＝Ｍであ
る場合には当該入力セルをＬ＋１の縦スロット列に書き
込むことで、書き込み周期内バッファ溢れ発生が防止可
能になる。つまり、低速帯域制御対象セルでは、実際の
書き込み縦スロット列から次の縦スロット列をカウント
し、高速帯域制御対象セルで縦スロット列内書き込み可
能セル数が残っている場合には、その分のセルは書き込
まずに次の縦スロット列にＮセル書き込む処理を行う。
本処理を行うことにより、時間軸上瞬間的には、予め申
告された速度帯域に対して大きな速度帯域（送出時間が
遅くなる方向）でセルが送出されることになるが、ＡＴ
Ｍ網のトラヒックに応じた形で、効率良くセルバッファ
メモリを使用可能になる。
【００５７】また、本文中、前段ＡＴＭ網に対して受信
セル廃棄通知信号の解除契機は、読み出しポインタが一
度更新された時にするように説明した。本処理では、受
信セル廃棄通知信号解除時に、受信セル廃棄通知信号を
発生させたチャネルのセルが入力されたとすると、再度
受信セル廃棄通知信号が発生することになる。本現象を
避けるために、ある程度の時間をおいて受信セル廃棄通
知信号を解除する様な仕組み、すなわち、読み出しポイ
ンタが何縦スロット分か移動した時に受信セル廃棄通知
信号を解除する様に、解除契機の可変化処理を加えれば
良いことは言うまでもない。
セル廃棄通知信号の解除契機は、読み出しポインタが一
度更新された時にするように説明した。本処理では、受
信セル廃棄通知信号解除時に、受信セル廃棄通知信号を
発生させたチャネルのセルが入力されたとすると、再度
受信セル廃棄通知信号が発生することになる。本現象を
避けるために、ある程度の時間をおいて受信セル廃棄通
知信号を解除する様な仕組み、すなわち、読み出しポイ
ンタが何縦スロット分か移動した時に受信セル廃棄通知
信号を解除する様に、解除契機の可変化処理を加えれば
良いことは言うまでもない。
【００５８】
【発明の効果】第１の効果は、一連の速度帯域制御を書
き込み制御部にて全て処理し、読み出し制御部では、セ
ルバッファメモリの周期読み出し処理のみ行えば良い点
である。その理由は、入力セルのチャネル数に依存せず
処理可能な点である。また、入力順序を守った形でのセ
ル送出、及び、装置として速度帯域制御可能な点であ
る。第２の効果は、効率よくセルバッファメモリを使用
可能な点である。
き込み制御部にて全て処理し、読み出し制御部では、セ
ルバッファメモリの周期読み出し処理のみ行えば良い点
である。その理由は、入力セルのチャネル数に依存せず
処理可能な点である。また、入力順序を守った形でのセ
ル送出、及び、装置として速度帯域制御可能な点であ
る。第２の効果は、効率よくセルバッファメモリを使用
可能な点である。
【００５９】その理由は、ＡＴＭ網のトラヒック特性に
応じた形でセルバッファメモリの縦スロット列、横スロ
ット列を決定でき、輻輳状態にも耐えうる点である。
応じた形でセルバッファメモリの縦スロット列、横スロ
ット列を決定でき、輻輳状態にも耐えうる点である。
【図１】本発明の一実施例の構成図
【図２】本発明の速度監視テーブルの構成図
【図３】本発明のセルバッファメモリの構成図
【図４】本発明の縦スロット列セルバッファメモリ監視
テーブルの構成図
テーブルの構成図
【図５】本発明の書き込み制御フローチャート
【図６】本発明の読み出し制御フローチャート
【図７】本発明の基準速度（２５６Ｋｂｉｔ／ｓ）に対
する速度テーブルの一例
する速度テーブルの一例
【図８】本発明の基準速度に対する読み出しセル数の関
係の一例
係の一例
【図９】本発明のＡＴＭセル速度帯域制御方式の処理概
要図
要図
【図１０】本発明の縦スロット列内の書き込み可能セル
の積み残した場合の次の処理の一例、（ａ）は低速帯域
制御対象セル［Ｋ＞１、Ｎ＝１］での積み残し、（ｂ）
は高速帯域制御対象セル［Ｋ＝１、Ｎ＞１］での積み残
しの場合の処理
の積み残した場合の次の処理の一例、（ａ）は低速帯域
制御対象セル［Ｋ＞１、Ｎ＝１］での積み残し、（ｂ）
は高速帯域制御対象セル［Ｋ＝１、Ｎ＞１］での積み残
しの場合の処理
【図１１】従来技術の実施例の構成図
１１ 速度監視テーブル １２ セルバッファメモリ １３ ヘッダ検出部 １４ 入力セル書き込み制御部 １５ 出力セル周期読み出し制御部 １６ 縦スロット列セルバッファメモリ監視テーブ
ル １１１ セル分離手段 １１２ セル蓄積手段 １１３ 最大セル蓄積量設定手順 １１４ セル多重手段 １１５ 読み出し制御手段
ル １１１ セル分離手段 １１２ セル蓄積手段 １１３ 最大セル蓄積量設定手順 １１４ セル多重手段 １１５ 読み出し制御手段
Claims (7)
- 【請求項１】 ＡＴＭ網の通信路上を伝送されるＡＴＭ
セルの速度帯域制御方式において、 統計多重された通信路からＶＣＩ、ＶＰＩ、その他複数
の異なるチャネルから入力されるセルをチャネル毎に識
別するヘッダ検出部と、 予め申告された速度帯域を表す２種類のパラメータとし
てセル書き込み周期であるセル間隔Ｋと、周期内書き込
み可能セル数Ｎとを、チャネル単位に格納する速度監視
テーブルと、 １面が入力セル１個分の容量を持ち、縦スロット列Ｌ×
横スロット列ｍ面分の容量を保持できるメモリからなる
セルバッファメモリと、 前記セルバッファメモリの縦スロット列を監視する縦ス
ロット列セルバッファメモリ監視部と、 入力セルのセルバッファメモリへの格納場所を制御する
入力セル書き込み制御部と、 読み出し周期毎にセルバッファメモリよりセルを読み出
す出力セル周期読み出し制御部を備え、 セルを送出する通信路の帯域中の各チャネルに対して予
め申告した帯域の比率により入力セルを送出すことを特
徴とするＡＴＭセル速度帯域制御方式。 - 【請求項２】 前記入力セル書込み制御部が、 読み出し周期毎に１セル送出する速度を基準速度ｖと、
速度監視テーブルに設定するチャネル毎の帯域を（Ｎ／
Ｋ）×ｖと定義し、チャネル毎に到着セル書き込み縦ス
ロット列Ｌを判別する手段と、 当該縦スロット列に書き込んだ当該チャネルのセル数ｎ
を計算し、ｎ＜Ｎであれば次同一チャネルセルを縦スロ
ット列Ｌに書き込み、ｎ＝Ｎである場合にはＬ＋Ｋの縦
スロット列に書き込む手段を有し、 出力セル周期読みだし制御部で縦スロット列毎に順次セ
ルバッファメモリよりセルを読み出す請求項１記載のＡ
ＴＭセル速度帯域制御方式。 - 【請求項３】 前記縦スロット列セルバッファメモリ監
視部が、 基準速度ｖにおけるセルバッファメモリの縦スロット列
の読みだし周期として定義される基準速度ｖのセル間隔
Ｔ内に送出できるセル数Ｍを定義し、縦スロット列毎に
蓄積されているセル数ｍを記憶する手段を有し、 入力セル到着時に、前記書き込み縦スロット列がＬであ
っても、ｍ＝Ｍである場合には当該入力セルをＬ＋１の
縦スロット列に書き込む請求項１または２記載のＡＴＭ
セル速度帯域制御方式。 - 【請求項４】 前記出力セル周期読みだし制御部が、 基準速度ｖのセル間隔Ｔ内における読みだし周期として
定義される装置単位周期Ｔ０と前記装置単位周期Ｔ０内
の読みだし可能セル数で定義される装置単位セル数Ｘ０
を設定し、送出セル数ｘを計数する手段と、 周期Ｔ０毎に計数された送出セル数ｘをリセットする手
段とを有し、 前記送出セル数ｘが装置単位セル数Ｘ０に達した場合は
セルバッファメモリからの入力セルの送出を停止する請
求項１〜３の何れかに記載のＡＴＭセル速度帯域制御方
式。 - 【請求項５】 さらに、チャネル毎に前記速度監視テー
ブルに輻輳閾値ＱＡと、輻輳閾値ＱＢを設定する手段
と、 セルバッファメモリ内に蓄積された当該チャネルのセル
数を計数する手段とを有し、 計数されたセル数が輻輳閾値ＱＡを超えた場合に輻輳と
して前段のＡＴＭ網の通信路へ輻輳の発生を通知し、輻
輳閾値ＱＢを下回った場合に前段のＡＴＭ網の通信路へ
輻輳の発生解除を通知する請求項１記載のＡＴＭセル速
度帯域制御方式。 - 【請求項６】 さらに、セルバッファメモリの空きを検
出する手段を有し、 入力セル到着時にセルバッファメモリに空きがなければ
当該セルを廃棄し、セル廃棄中の信号を前段のＡＴＭ網
の通信路へ通知する請求項１記載のＡＴＭセル速度帯域
制御方式。 - 【請求項７】 前記速度監視テーブルが、 予め申告された速度帯域を表す２種類のパラメータであ
るセル書き込み周期であるセル間隔Ｋと、周期内書き込
み可能セル数Ｎと、さらに周期内書き込みセル数ｎと、
次セル書き込みポインタＮＰと、輻輳状態判定ビットＣ
Ｇと、輻輳発生閾値ＱＡと、輻輳解除閾値ＱＢと、セル
バッファメモリ上に存在するチャネル毎の総セル数Ｑｃ
ｎｔとをチャネル単位に保持できるメモリからなる請求
項１から６の何れかに記載のＡＴＭセル速度帯域制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25463096A JP3542875B2 (ja) | 1996-09-26 | 1996-09-26 | Ａｔｍセル速度帯域制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25463096A JP3542875B2 (ja) | 1996-09-26 | 1996-09-26 | Ａｔｍセル速度帯域制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107802A true JPH10107802A (ja) | 1998-04-24 |
| JP3542875B2 JP3542875B2 (ja) | 2004-07-14 |
Family
ID=17267696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25463096A Expired - Fee Related JP3542875B2 (ja) | 1996-09-26 | 1996-09-26 | Ａｔｍセル速度帯域制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3542875B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384996B1 (ko) * | 1999-08-20 | 2003-05-22 | 주식회사 케이티 | 비동기 전송모드 셀 스위칭 기능을 이용한 패킷 교환기 구조 및 그 처리방법 |
| US6950435B2 (en) | 2001-02-19 | 2005-09-27 | Fujitsu Limited | Communication device and bandwidth management method |
-
1996
- 1996-09-26 JP JP25463096A patent/JP3542875B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384996B1 (ko) * | 1999-08-20 | 2003-05-22 | 주식회사 케이티 | 비동기 전송모드 셀 스위칭 기능을 이용한 패킷 교환기 구조 및 그 처리방법 |
| US6950435B2 (en) | 2001-02-19 | 2005-09-27 | Fujitsu Limited | Communication device and bandwidth management method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3542875B2 (ja) | 2004-07-14 |
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