JP2734862B2 - Ａｔｍスイッチのセル順序整合方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＴＭスイッチのセル順
序整合方式に関する。

【０００２】

【従来の技術】情報を固定長のセル単位に分割して送受
信，交換するＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒ
ａｎｓｆｅｒ Ｍｏｄｅ）交換方式が次世代の広帯域通
信の実現方式として有力視されている。実用化のために
は数千〜数万回線を収容できる大規模なＡＴＭスイッチ
が必要となるが、通常ＡＴＭスイッチの大規模化は、数
十回線程度の単位スイッチモジュールを複数個、ビルデ
ィングブロック式に多段接続して実現することが考えら
れている。

【０００３】図３は一般的なＡＴＭスイッチの一例を示
すブロック図で、３段接続構成の例を示す。図中１１
１，〜１３ｎまではいずれも単位スイッチである。ここ
でスイッチ内のセルのルーティング方式として２通りの
方式が考えられる。１つは固定ルーティング方式であ
る。これは、セル毎のルーティングは行わず、呼設定時
に呼毎に経路を決めて同一の呼に属するセルは同一の経
路を通す方法である。

【０００４】また、セル毎に経路を選択する分散ルーテ
ィング方式がある。分散ルーティング方式におけるセル
毎の経路の選択方式としては各種考えられるが、例えば
３段スイッチの場合、第１段から第２段のスイッチへの
経路はランダムに選ぶ方法などが提案されている。（第
２段から第３段のスイッチへの経路は出回線により一意
的に定まる。）この方式では、固定ルーティング方式の
場合と異なりブロックが起こらないことが文献「一般ベ
ネス網の非輻輳セルフルーティング制御」（瀬崎他、情
報電子通信学会論文Ｂ−Ｉ、Ｖｏｌ．Ｊ−７２−Ｂ−
Ｉ、Ｎｏ．１１、１９８９，１１）に示されている。

【０００５】

【発明が解決しようとする課題】図３からも分かるよう
に特定の入出力間には複数の経路が存在するが、固定ル
ーティングではその内の１つの経路だけを用いることに
なり、これによりブロックが生じる可能性がある。ブロ
ックとは、入出力回線には呼を収容する空き容量がある
にもかかわらずスイッチ内リンクの閉塞により呼を収容
できないことをいう。これに対して、セル毎に経路を選
択する分散ルーティング方式では、同一の呼に属するセ
ルが異なる経路を通るため、スイッチ内での経路毎のバ
ッファ待ち合わせ時間の差によりスイッチ内でセルの順
序逆転が生じるという新たな問題が生じる。このセルの
順序逆転に対する整合方式として、タイムスタンプ付与
方式が提案されている。（例えば文献「大規模ＡＴＭス
イッチにおける制御方式の検討」（林他、電子情報通信
学会研究会技術報告書ＳＳＥ８９−１７３、１９８９）
など。）これは、スイッチの入り口において、各入力セ
ルの入力時刻を示すタイムスタンプを各セルに付加し、
スイッチの出口においてセルを一旦バッファに蓄え、タ
イムスタンプの順に揃えてから出回線に出力するもので
ある。このタイムスタンプ方式では、バッファ内に到着
しているセル同士についてはタイムスタンプ値を比べる
ことにより順序関係を知ることができるが、それだけで
は不十分である。現在バッファに蓄えられている一番古
いタイムスタンプ値を持つセルより古いセルで、スイッ
チ内の遅延によりまだバッファに到着していないものが
ないことが確められなければならない。そのために、各
セルについて、バッファ到着から送出までに固定遅延を
もたせる方式が提案されている。この固定遅延をスイッ
チ内の通過遅延の最大値以上に設定しておけば順序の逆
転は起こらないが、その分セルの遅延が増すことになり
好ましくない。スイッチ内の通過遅延の最大値はスイッ
チ内の各経路上のバッファ容量およびリンク速度に依存
するが、通常数十μｓｅｃ〜１００μｓｅｃ程度になる
ものと思われる。

【０００６】

【課題を解決するための手段】 本発明のＡＴＭスイッ
チのセル順序整合方式は、固定長のセル単位で情報を交
換するＡＴＭ交換システムのスイッチの入り口部に、各
入力セルの入力時刻を示すタイムスタンプを生成して前
記各セルに付加するタイムスタンプ付加手段と、同一の
タイムスタンプを付したセルの個数を数える同一タイム
スタンプ計数手段と、同一のタイムスタンプを付したセ
ルの個数を当該タイムスタンプの値と共に前記スイッチ
の出力部に通知する通知手段とを有し、前記スイッチの
出力部に、前記スイッチを通過したセルを一旦蓄える第
１のバッファと、前記通知手段から通知される前記同一
タイムスタンプを付したセルの個数をタイムスタンプの
値毎に順次蓄積する第２のバッファと、前記第２のバッ
ファから取り出したタイムスタンプの一つの値と前記第
１のバッファに蓄えられたセルに付加されたタイムスタ
ンプの値とを比較し、タイムスタンプの値が一致したセ
ルの出力を許可する比較手段と、前記比較手段が出力を
許可したセルの個数を前記第２のバッファから取り出し
た同一タイムスタンプを付したセルの個数より減算更新
して当該個数が０になると前記第２のバッファから次の
タイムスタンプの値と同一のタイムスタンプを付したセ
ルの個数を取り出す制御手段とを有することを特徴とす
る。

【０００７】 そして、前記制御手段は、予め定めた時
間が経過すると前記通知手段から通知された前記同一タ
イムスタンプを付したセルの個数を強制的に０にするタ
イマ手段を更に含むことを特徴とする。

【０００８】

【作用】本発明によれば、スイッチに入力済みでしかも
まだ出力されていない同一タイムスタンプが付されたセ
ルの数が常に分かるため、各セルをスイッチ内最大通過
遅延時間分待たせなくとも順序通りに出力することが可
能となる。これによりセル遅延が大きく短縮される。例
えばスイッチ通過の最大遅延をｔ、平均遅延をｔ／２と
し、本発明によらない場合の固定遅延をｔと設定した場
合は最悪で２ｔ、平均で３ｔ／２の遅延が加わることに
なるが、本発明によれば最悪でｔ、平均でｔ／２の遅延
しか加わらない。

【０００９】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明のＡＴＭスイッチのセル順序整
合方式の一実施例を示すブロック図である。

【００１０】図１において、１はスイッチ部、２１，〜
２ｎはタイムスタンプ付加回路、３はタイムスタンプ生
成制御回路、４は同一タイムスタンプ情報通知用のバ
ス、５１，〜５ｎはそれぞれがバッファおよび比較回路
からなる選択回路、６はタイムスタンプ記録・更新回路
である。タイムスタンプ付加回路２１，〜２ｎは各入力
回線から入力されるセルに対して、その入力時点のタイ
ムスタンプをセルのヘッダの一部に付加してスイッチに
入力する。タイムスタンプ生成制御回路３は１セル時間
幅のタイムスロット毎に同期信号を各タイムスタンプ付
加回路２１，〜２ｎに分配し、各タイムスタンプ付加回
路２１，〜２ｎは同期信号に同期させて内部のカウンタ
ーをインクリメントすることによりタイムスタンプ値の
更新を行う。各タイムスタンプ付加回路２１，〜２ｎは
各タイムスロット毎にこのタイムスロット内に入来した
セルの有無をタイムスタンプ生成制御回路３に通知す
る。タイムスタンプ生成制御回路３は各タイムスタンプ
付加回路２１，〜２ｎからの信号よりこのタイムスロッ
ト内にスイッチに入力されたセル数を求め、このタイム
スロットに対応するタイムスタンプ値と共にセル数をス
イッチ出口部のタイムスタンプ記録・更新回路６に通知
用のバス４を介して通知する。タイムスタンプ記録・更
新回路６は受信したタイムスタンプ値とセル数を対にし
てメモリに格納する。

【００１１】次にスイッチ出口部における動作について
説明する。図２は図１におけるスイッチ出口部の選択回
路およびタイムスタンプ記録・更新回路の詳細構成の一
例を示すブロック図である。図２において、選択回路５
はセル分配器５０１と、バッファ５０２と、比較回路５
０３と、セル集線器５０４とからなり、タイムスタンプ
記録・更新回路６はタイムスタンプ格納バッファ６１
と、同一タイムスタンプ個数格納バッファ６２と、バッ
ファ６３と、制御部６４とからなる。ここでは１つだけ
を示したが、選択回路５は図１に示すように出力回線数
分あり、それぞれスイッチ出力部と出力回線間に置かれ
ている。

【００１２】同一タイムスタンプ情報はバス４を介して
スイッチ入り口部のタイムスタンプ生成制御回路３から
通知されるタイムスタンプ値とその個数情報をバッファ
６１および６２にそれぞれ格納する。バッファ６１およ
び６２はＦＩＦＯバッファであり、制御部６４から供給
される制御信号により入力順に読み出される。すなわち
タイムスタンプ値はバッファ６３に、またその個数は制
御部６４内のカウンタに順に入力される。バッファ６３
に入力されたタイムスタンプ値は比較回路５０３内のメ
モリにセットされる。バッファ６３にセットされたタイ
ムスタンプ値は、更に各選択回路内の比較回路５０３に
転送されて内部のメモリに格納される。スイッチ部１を
通過したセルはセル分配器５０１を介してバッファ５０
２に一旦格納される。選択回路５内のメモリに新たなタ
イムスタンプ値がセットされる毎およびセル入力毎に、
バッファ５０２内に格納されている全セルのタイムスタ
ンプ値および複製個数が比較回路５０３に送られ、比較
回路５０３内にセットされているタイムスタンプ値と比
較される。比較の結果、一致したセルに対しては比較回
路５０３から送出許可信号がバッファ５０２に送られ、
該当するセルはセル集線器５０４を介して出力回線に出
力される。比較回路５０３は、一致した場合には送出許
可信号をバッファ５０２に帰すのと同時に一致したセル
数を制御部６４に送信する。制御部６４は内部のカウン
タにセットされている同一タイムスタンプの個数を、比
較回路５０３から通知された一致セル数分デクリメント
する。このカウンタ値が０になった場合には、制御部６
４はバッファ６１，６２および６３に制御信号を送り、
この制御信号に同期して次のタイムスタンプ値がバッフ
ァ６３に読み込まれ、またその個数が新たに制御部６４
内のカウンタ内にセットされる。

【００１３】なお、今までの説明では省略したが、実際
にはスイッチ部内でセルが紛失する可能性があるため、
タイムアウトによるカウンタのリセットも併せて行う必
要がある。すなわち、制御部６４は各タイムスタンプ値
毎にタイマを持ち、スイッチ内最大通過時間経過後には
このタイムスタンプ値に対応するタイムスタンプの個数
を強制的に０にする。これによりスイッチ内でセルが紛
失しても以降のセルを送出することができる。

【００１４】上記説明した動作を繰り返すことにより、
順序の逆転なくスイッチへの入力順にセルが送出され
る。

【００１５】

【発明の効果】以上説明したように本発明によれば、ス
イッチ内ブロックが起こらず、しかも遅延時間の小さな
ＡＴＭスイッチ交換が可能となるという効果が得られ
る。

【図面の簡単な説明】

【図１】本発明のＡＴＭスイッチのセル順序整合方式の
一実施例を示すブロック図である。

【図２】図１におけるスイッチ出口部の選択回路および
タイムスタンプ記録・更新回路の詳細構成の一例を示す
ブロック図である。

【図３】一般的なＡＴＭスイッチの一例を示すブロック
図である。

【符号の説明】

１ スイッチ部 ３ タイムスタンプ生成制御回路 ４ バス ６ タイムスタンプ記録・更新回路 ２１，〜，２ｎ タイムスタンプ付加回路 ５１，〜，５ｎ 選択回路 ６１ タイムスタンプ格納バッファ ６２ 同一タイムスタンプ個数格納バッファ ６３，５０２ バッファ ６４ 制御部 １１１，〜１１ｎ，１２１，〜１２ｎ，１３１，〜１３
ｎ 単位スイッチ ５０１ セル分配器 ５０３ 比較回路 ５０４ セル集線器

フロントページの続き (56)参考文献 特開 平３−82243（ＪＰ，Ａ) 特開 平３−255748（ＪＰ，Ａ) 特開 平５−252187（ＪＰ，Ａ) 特開 平５−252186（ＪＰ，Ａ) 電子情報通信学会論文誌，ＶＯＬ．Ｊ 72−Ｂ−Ｉ，ＮＯ．９ （1989−９− 25），小原仁，セル順序を保存可能な多 段バッファ形自己ルーチングスイッチの 構成法，ＰＰ．698−709 電子情報通信学会技術研究報告，ＳＳ Ｅ91−111 （1991−11−22），荒巻利 也他，セル分配型ＡＴＭスイッチの特性 評価，Ｐ．25−29

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 固定長のセル単位で情報を交換するＡＴ
   Ｍ交換システムのスイッチの入り口部に、 各入力セルの入力時刻を示すタイムスタンプを生成して
   前記各セルに付加するタイムスタンプ付加手段と、 同一のタイムスタンプを付したセルの個数を数える同一
   タイムスタンプ計数手段と、同一のタイムスタンプを付したセルの個数を当該タイム
   スタンプの値と共に前記スイッチの出力部に 通知する通
   知手段とを有し、 前記スイッチの出力部に、 前記スイッチを通過したセルを一旦蓄える第１のバッフ
   ァと、前記通知手段から 通知される前記同一タイムスタンプを
   付したセルの個数をタイムスタンプの値毎に順次蓄積す
   る第２のバッファと、 前記第２のバッファから取り出したタイムスタンプの一
   つの値と前記第１のバッファに蓄えられたセルに付加さ
   れたタイムスタンプの値とを比較し、タイムスタンプの
   値が一致したセルの出力を許可する 比較手段と、 前記比較手段が出力を許可したセルの個数を前記第２の
   バッファから取り出した同一タイムスタンプを付したセ
   ルの個数より減算更新して当該個数が０になると前記第
   ２のバッファから次のタイムスタンプの値と同一のタイ
   ムスタンプを付したセルの個数を取り出す制御手段と を
   有することを特徴とするＡＴＭスイッチのセル順序整合
   方式。
2. 【請求項２】 前記制御手段は、予め定めた時間が経過
   すると前記通知手段から通知された前記同一タイムスタ
   ンプを付したセルの個数を強制的に０にするタイマ手段
   を更に含むことを特徴とする請求項１記載のＡＴＭスイ
   ッチのセル順序整合方式。