JP3074839B2 - セルトラヒック監視装置 - Google Patents
セルトラヒック監視装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、パケット通信に利用す
る。本発明はパケット通信網の中で転送されるセル（こ
の明細書では固定長のパケットを「セル」という）のト
ラヒックを監視する技術に関する。
る。本発明はパケット通信網の中で転送されるセル（こ
の明細書では固定長のパケットを「セル」という）のト
ラヒックを監視する技術に関する。
【０００２】本発明は、あらかじめ契約されたトラヒッ
クを越えてセルが送信されたときに、契約違反としてそ
のセルを廃棄するポリシング(Policing,警察行為）に利
用する。
クを越えてセルが送信されたときに、契約違反としてそ
のセルを廃棄するポリシング(Policing,警察行為）に利
用する。
【０００３】
【従来の技術】パケット通信網では、一つの中継点に一
時に多数のセルが集中的に到来すると円滑な運用ができ
なくなる。このためパケット通信網を運用する通信業者
は利用者との契約の中で、 利用者は連続するｍセル
時間内にｎ個のセルを越えてセルの送信をしないこと、
通信業者はこれに違反して送信されたセルを廃棄す
ることを利用契約の条件とすることが行われる。たとえ
ばｍ＝５、ｎ＝３とすると、連続する５セル時間内に３
セルまで送信できるが、これを越えてセルを送信すると
そのセルは廃棄されることになる。このための監視およ
び廃棄はポリシングといわれ、パケット通信網の入口で
自動的にかつ継続的に実行される。
時に多数のセルが集中的に到来すると円滑な運用ができ
なくなる。このためパケット通信網を運用する通信業者
は利用者との契約の中で、 利用者は連続するｍセル
時間内にｎ個のセルを越えてセルの送信をしないこと、
通信業者はこれに違反して送信されたセルを廃棄す
ることを利用契約の条件とすることが行われる。たとえ
ばｍ＝５、ｎ＝３とすると、連続する５セル時間内に３
セルまで送信できるが、これを越えてセルを送信すると
そのセルは廃棄されることになる。このための監視およ
び廃棄はポリシングといわれ、パケット通信網の入口で
自動的にかつ継続的に実行される。
【０００４】図４は従来例装置のブロック構成図であ
る。この回路は本願出願人から特許出願（特願平２−１
３０４６４号、本願出願時において未公開）されてい
る。この図３に示す回路は、連続する５セル時間に３セ
ルまで送信できるが４セル以上は許されないように監視
する回路である。
る。この回路は本願出願人から特許出願（特願平２−１
３０４６４号、本願出願時において未公開）されてい
る。この図３に示す回路は、連続する５セル時間に３セ
ルまで送信できるが４セル以上は許されないように監視
する回路である。
【０００５】図４では端子１に被監視信号が入力する。
セル検出回路２はこの被監視信号に同期しその信号中に
有効セルがあると検出出力を送出する。遅延回路３はこ
の検出出力を入力とし、この遅延回路３はシフトレジス
タにより構成され、図外のクロック信号により１セル時
間毎に１段づつ図の右方向にシフトされる。すなわちこ
の遅延回路３はその入力がｍセル時間後に遅延出力に送
出される。アップダウン・カウンタ４の加算入力にはセ
ル検出回路２の検出出力が入力し、その減算入力には前
記遅延回路３の遅延出力が入力する。閾値保持回路５は
契約により設定された閾値ｎを保持する。この閾値ｎと
上記アップダウン・カウンタ４の内容Ｓとを比較し、 Ｓ ＞ ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
セル検出回路２はこの被監視信号に同期しその信号中に
有効セルがあると検出出力を送出する。遅延回路３はこ
の検出出力を入力とし、この遅延回路３はシフトレジス
タにより構成され、図外のクロック信号により１セル時
間毎に１段づつ図の右方向にシフトされる。すなわちこ
の遅延回路３はその入力がｍセル時間後に遅延出力に送
出される。アップダウン・カウンタ４の加算入力にはセ
ル検出回路２の検出出力が入力し、その減算入力には前
記遅延回路３の遅延出力が入力する。閾値保持回路５は
契約により設定された閾値ｎを保持する。この閾値ｎと
上記アップダウン・カウンタ４の内容Ｓとを比較し、 Ｓ ＞ ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
【０００６】このように構成された回路ではアップダウ
ン・カウンタ４には、過去のｍセル時間に検出されたセ
ルの数が記憶されることになり、これが設定された閾値
ｎを越えると禁止出力が端子７に送出される。端子７に
禁止出力が送出されると、図外の回路で伝送路上でいま
検出されたセルは廃棄される。そのセルは廃棄されたの
であるから、遅延回路３の第一段の値は判定出力により
クリアされる。
ン・カウンタ４には、過去のｍセル時間に検出されたセ
ルの数が記憶されることになり、これが設定された閾値
ｎを越えると禁止出力が端子７に送出される。端子７に
禁止出力が送出されると、図外の回路で伝送路上でいま
検出されたセルは廃棄される。そのセルは廃棄されたの
であるから、遅延回路３の第一段の値は判定出力により
クリアされる。
【０００７】もっとも図４はこのセルトラヒック監視装
置をわかり易いようにハードウエアの構成で説明した
が、実用的にはこれと同等の回路をマイクロ・プロセッ
サの中に組み込み、プログラム制御によりアップダウン
・カウンタ４に相当するメモリ領域の内容を書き換えて
実行できるように構成される。しかもマイクロ・プロセ
ッサ制御による構成では、一つのチャネルだけでなく、
複数のチャネルもしくはバーチャルパス（仮想のパス）
について一つのプロセッサを共通に利用してこのような
セルトラヒック監視装置を構成することができる。
置をわかり易いようにハードウエアの構成で説明した
が、実用的にはこれと同等の回路をマイクロ・プロセッ
サの中に組み込み、プログラム制御によりアップダウン
・カウンタ４に相当するメモリ領域の内容を書き換えて
実行できるように構成される。しかもマイクロ・プロセ
ッサ制御による構成では、一つのチャネルだけでなく、
複数のチャネルもしくはバーチャルパス（仮想のパス）
について一つのプロセッサを共通に利用してこのような
セルトラヒック監視装置を構成することができる。
【０００８】図５はその従来例装置のブロック構成図で
ある。この例は、端子１に到来する時分割多重された多
数のセルについて、そのバーチャルパス毎にセルのヘッ
ダ（またはタグ）にバーチャルパス番号（この明細書で
は、ＶＰＩ（Virtual Path Identifier)という）が付さ
れ、このＶＰＩを識別してＶＰＩ毎に監視を行う構成で
ある。この図５の場合にはセル検出回路２の出力には検
出された有効セルのＶＰＩが送出され、遅延回路３には
単に情報の有無を示すビット信号ではなく、その検出さ
れたＶＰＩを蓄積してシフトする。さらにこの場合に
は、そのプログラム制御用のソフトウエアを工夫するだ
けで、ＶＰＩ毎に異なる契約条件、例えば上述のｍの値
ｎの値などをＶＰＩ毎に個別の条件に設定することがで
きる。したがって、図４で説明したアップダウン・カウ
ンタ４、閾値保持回路５および比較判定回路６は複数の
ＶＰＩについて一つのマイクロプロセッサ８およびメモ
リ９に代えられることになる。図５に示すメモリでタッ
プというのは遅延回路３のタップ位置、すなわちこのタ
ップ位置でｍの大きさを規定する。この図５の構成につ
いても、本願出願人の先願（特願平２−３１９７３５
号、本願出願時において未公開）で開示した。
ある。この例は、端子１に到来する時分割多重された多
数のセルについて、そのバーチャルパス毎にセルのヘッ
ダ（またはタグ）にバーチャルパス番号（この明細書で
は、ＶＰＩ（Virtual Path Identifier)という）が付さ
れ、このＶＰＩを識別してＶＰＩ毎に監視を行う構成で
ある。この図５の場合にはセル検出回路２の出力には検
出された有効セルのＶＰＩが送出され、遅延回路３には
単に情報の有無を示すビット信号ではなく、その検出さ
れたＶＰＩを蓄積してシフトする。さらにこの場合に
は、そのプログラム制御用のソフトウエアを工夫するだ
けで、ＶＰＩ毎に異なる契約条件、例えば上述のｍの値
ｎの値などをＶＰＩ毎に個別の条件に設定することがで
きる。したがって、図４で説明したアップダウン・カウ
ンタ４、閾値保持回路５および比較判定回路６は複数の
ＶＰＩについて一つのマイクロプロセッサ８およびメモ
リ９に代えられることになる。図５に示すメモリでタッ
プというのは遅延回路３のタップ位置、すなわちこのタ
ップ位置でｍの大きさを規定する。この図５の構成につ
いても、本願出願人の先願（特願平２−３１９７３５
号、本願出願時において未公開）で開示した。
【０００９】
【発明が解決しようとする課題】ところでこの装置を実
際の回線に実施すると、ＶＰＩの数は回線（ハイウエ
イ）の種類により大きく異なる。例えば現在実用化され
ているＵＮＩ（ＵｓｅｒＮｅｔｗｏｒｋ Ｉｎｔｅｒｆ
ａｃｅ）ではＶＰＩの数は最大２５６であり、ＮＮＩ
（Ｎｅｔｗｏｒｋ ｔｏ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒ
ｆａｃｅ）ではＶＰＩの数は最大４０９６である。さら
にＶＰＩの最大数が数十というように小さい数になる回
線もある。
際の回線に実施すると、ＶＰＩの数は回線（ハイウエ
イ）の種類により大きく異なる。例えば現在実用化され
ているＵＮＩ（ＵｓｅｒＮｅｔｗｏｒｋ Ｉｎｔｅｒｆ
ａｃｅ）ではＶＰＩの数は最大２５６であり、ＮＮＩ
（Ｎｅｔｗｏｒｋ ｔｏ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒ
ｆａｃｅ）ではＶＰＩの数は最大４０９６である。さら
にＶＰＩの最大数が数十というように小さい数になる回
線もある。
【００１０】上述のようなセルトラヒック監視装置は、
利用するＶＰＩの数に応じて多種類を設計製造すると一
つの装置が高価になるし、種類を少なくすると、最大の
ＶＰＩ数に対応するメモリ容量を備えておくことが必要
になるから、これをＶＰＩ数の小さい回線に利用する場
合にはメモリ容量がむだになる。
利用するＶＰＩの数に応じて多種類を設計製造すると一
つの装置が高価になるし、種類を少なくすると、最大の
ＶＰＩ数に対応するメモリ容量を備えておくことが必要
になるから、これをＶＰＩ数の小さい回線に利用する場
合にはメモリ容量がむだになる。
【００１１】本発明はこれを改良するもので、メモリ容
量をむだにすることが少なく、しかも同一規格の装置を
多数設計製造してその量産による価格逓減をはかること
ができる装置を提供することを目的とする。
量をむだにすることが少なく、しかも同一規格の装置を
多数設計製造してその量産による価格逓減をはかること
ができる装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、監視すべきＶ
ＰＩの数が小さい場合を基本にしてセルトラヒック監視
装置を同一規格で多数製造しておき、監視すべきＶＰＩ
の数が大きく大きいメモリ容量を必要とする場合には、
その規格の装置を複数個接続してメモリ容量を拡大する
ことができるようにするところに特徴がある。
ＰＩの数が小さい場合を基本にしてセルトラヒック監視
装置を同一規格で多数製造しておき、監視すべきＶＰＩ
の数が大きく大きいメモリ容量を必要とする場合には、
その規格の装置を複数個接続してメモリ容量を拡大する
ことができるようにするところに特徴がある。
【００１３】すなわち本発明のセルトラヒック監視装置
は、被監視信号に同期しその信号中の有効セルを検出し
その有効セルのＶＰＩを送出するセル検出回路（２）
と、このセル検出回路が送出するＶＰＩを入力とするｍ
セル時間（ｍは２以上の自然数）の遅延回路（３）と、
ＶＰＩ毎に閾値ｎを保持する閾値保持回路（９）と、前
記セル検出回路の検出出力を加算入力とし前記遅延回路
の遅延出力を減算入力としてＶＰＩ毎に計数を行うカウ
ンタ手段と、前記カウンタ手段の計数値と前記閾値ｎ
（ｎは前記ｍより小さい自然数）とをＶＰＩ毎に比較す
る比較判定手段とを備えたセルトラヒック監視装置にお
いて、三個の拡張端子（１０−１、１０−２、１０−
３）を設け、前記遅延回路（３）の入力を前記セル検出
回路の出力と前記拡張端子の第一（１０−１）とに選択
切換する切換回路（１２）と、この切換回路と前記遅延
回路（３）の入力との間に挿入されＶＰＩの特定グルー
プを選択するアドレスフィルタ（１３）とを備え、前記
切換回路（１２）の出力が前記拡張端子の第二（１０−
２）に接続され、前記比較判定手段の出力および前記拡
張端子の第三（１０−３）を入力とする論理和回路（１
４）を備え、この論理和回路の出力が判定出力端子
（７）に接続されたことを特徴とする。
は、被監視信号に同期しその信号中の有効セルを検出し
その有効セルのＶＰＩを送出するセル検出回路（２）
と、このセル検出回路が送出するＶＰＩを入力とするｍ
セル時間（ｍは２以上の自然数）の遅延回路（３）と、
ＶＰＩ毎に閾値ｎを保持する閾値保持回路（９）と、前
記セル検出回路の検出出力を加算入力とし前記遅延回路
の遅延出力を減算入力としてＶＰＩ毎に計数を行うカウ
ンタ手段と、前記カウンタ手段の計数値と前記閾値ｎ
（ｎは前記ｍより小さい自然数）とをＶＰＩ毎に比較す
る比較判定手段とを備えたセルトラヒック監視装置にお
いて、三個の拡張端子（１０−１、１０−２、１０−
３）を設け、前記遅延回路（３）の入力を前記セル検出
回路の出力と前記拡張端子の第一（１０−１）とに選択
切換する切換回路（１２）と、この切換回路と前記遅延
回路（３）の入力との間に挿入されＶＰＩの特定グルー
プを選択するアドレスフィルタ（１３）とを備え、前記
切換回路（１２）の出力が前記拡張端子の第二（１０−
２）に接続され、前記比較判定手段の出力および前記拡
張端子の第三（１０−３）を入力とする論理和回路（１
４）を備え、この論理和回路の出力が判定出力端子
（７）に接続されたことを特徴とする。
【００１４】さらに、本発明の第二の観点はこのセルト
ラヒック監視装置を多数接続した拡張装置であって、上
記セルトラヒック監視装置を複数個備え、前段の拡張端
子の第二（１０−２）が後段の拡張端子の第一（１０−
１）に接続され、後段の判定出力端子（７）が前段の拡
張端子の第三（１０−３）に接続され、最前段の装置の
切換回路はセル検出回路の出力を選択するように設定さ
れ、それ以外の装置の切換回路は拡張端子の第一を選択
するように設定され、各セルトラヒック監視装置の分担
するＶＰＩの特定グループが異なるようにアドレスフィ
ルタ（１３）を設定することを特徴とする。
ラヒック監視装置を多数接続した拡張装置であって、上
記セルトラヒック監視装置を複数個備え、前段の拡張端
子の第二（１０−２）が後段の拡張端子の第一（１０−
１）に接続され、後段の判定出力端子（７）が前段の拡
張端子の第三（１０−３）に接続され、最前段の装置の
切換回路はセル検出回路の出力を選択するように設定さ
れ、それ以外の装置の切換回路は拡張端子の第一を選択
するように設定され、各セルトラヒック監視装置の分担
するＶＰＩの特定グループが異なるようにアドレスフィ
ルタ（１３）を設定することを特徴とする。
【００１５】
【作用】複数のセルトラヒック監視装置の拡張端子を相
互に接続し、各アドレスフィルタが選択するＶＰＩの特
定グループを互いに異なるように設定することにより、
各セルトラヒック監視装置はそれぞれ別のＶＰＩについ
て分担して監視を行うことになる。したがって、特別の
分配装置を介在させることなく、同一規格のセルトラヒ
ック監視装置をｋ個利用することにより、その規格のセ
ルトラヒック監視装置一つで監視できるＶＰＩの最大数
のｋ倍のＶＰＩ最大数についての監視装置に拡張するこ
とができる。しかも、その比較判定出力は一つに信号と
して取り出すことができる。
互に接続し、各アドレスフィルタが選択するＶＰＩの特
定グループを互いに異なるように設定することにより、
各セルトラヒック監視装置はそれぞれ別のＶＰＩについ
て分担して監視を行うことになる。したがって、特別の
分配装置を介在させることなく、同一規格のセルトラヒ
ック監視装置をｋ個利用することにより、その規格のセ
ルトラヒック監視装置一つで監視できるＶＰＩの最大数
のｋ倍のＶＰＩ最大数についての監視装置に拡張するこ
とができる。しかも、その比較判定出力は一つに信号と
して取り出すことができる。
【００１６】
【実施例】図１は本発明実施例装置のブロック構成図で
ある。被監視信号は端子１に到来する。この被監視信号
に同期しその信号中の有効セルを検出すると、その有効
セルトラヒック監視のＶＰＩを出力するセル検出回路２
を備える。
ある。被監視信号は端子１に到来する。この被監視信号
に同期しその信号中の有効セルを検出すると、その有効
セルトラヒック監視のＶＰＩを出力するセル検出回路２
を備える。
【００１７】この実施例装置は、このセル検出回路２の
出力に送出されるＶＰＩを入力とするｍセル時間の遅延
回路３と、マイクロプロセッサ８およびメモリ９とを備
える。このマイクロプロセッサ８およびメモリ９によ
り、上で説明した利用者および通信業者との契約により
定めたｍセル時間内にｎ個のセルを越えてセルの送信を
しないとの条件をＶＰＩ毎に監視する。メモリ９の内容
およびマイクロプロセッサ８の処理は上記図５に示す従
来例で説明したものと同様である。この例では、監視で
きるＶＰＩの最大数は２５６である。
出力に送出されるＶＰＩを入力とするｍセル時間の遅延
回路３と、マイクロプロセッサ８およびメモリ９とを備
える。このマイクロプロセッサ８およびメモリ９によ
り、上で説明した利用者および通信業者との契約により
定めたｍセル時間内にｎ個のセルを越えてセルの送信を
しないとの条件をＶＰＩ毎に監視する。メモリ９の内容
およびマイクロプロセッサ８の処理は上記図５に示す従
来例で説明したものと同様である。この例では、監視で
きるＶＰＩの最大数は２５６である。
【００１８】ここで本発明実施例装置は、その特徴とし
て三個の拡張端子１０−１、１０−２、１０−３を設
け、遅延回路３の入力をセル検出回路２の出力と拡張端
子の第一１０−１とに選択切換する切換回路１２と、こ
の切換回路１２と遅延回路３の入力との間に挿入されＶ
ＰＩの特定グループを選択するアドレスフィルタ１３と
を備える。さらに、切換回路１２の出力が拡張端子の第
二１０−２に接続され、比較判定回路６の出力および拡
張端子の第三１０−３を入力とする論理和回路１４を備
え、この論理和回路１４の出力が判定出力端子７に接続
されたところに特徴がある。
て三個の拡張端子１０−１、１０−２、１０−３を設
け、遅延回路３の入力をセル検出回路２の出力と拡張端
子の第一１０−１とに選択切換する切換回路１２と、こ
の切換回路１２と遅延回路３の入力との間に挿入されＶ
ＰＩの特定グループを選択するアドレスフィルタ１３と
を備える。さらに、切換回路１２の出力が拡張端子の第
二１０−２に接続され、比較判定回路６の出力および拡
張端子の第三１０−３を入力とする論理和回路１４を備
え、この論理和回路１４の出力が判定出力端子７に接続
されたところに特徴がある。
【００１９】図１に示す装置で、切換回路１２をセル検
出回路２の出力が選択されるように設定し、アドレスフ
ィルタ１３をスルーに接続すれば、図５で説明した従来
例装置と同等である。
出回路２の出力が選択されるように設定し、アドレスフ
ィルタ１３をスルーに接続すれば、図５で説明した従来
例装置と同等である。
【００２０】この図１に示す装置を複数個接続する構成
を図２に示す。図２の例は図１に示す装置を３個接続す
る場合のブロック構成図である。前段の拡張端子の第二
１０−２は後段の拡張端子の第一１０−１に接続され
る、後段の判定出力端子７は前段の拡張端子の第三１０
−３に接続される、そして、最前段の装置はマスタモー
ドとして切換回路１２はセル検出回路２の出力を選択す
るように設定され、その他の装置ではスレーブモードと
して切換回路１２は拡張端子の第一１０−１を選択する
ように設定される。そして、アドレスフィルタ１３は各
装置毎に異なるＶＰＩのグループを選択するように設定
される。
を図２に示す。図２の例は図１に示す装置を３個接続す
る場合のブロック構成図である。前段の拡張端子の第二
１０−２は後段の拡張端子の第一１０−１に接続され
る、後段の判定出力端子７は前段の拡張端子の第三１０
−３に接続される、そして、最前段の装置はマスタモー
ドとして切換回路１２はセル検出回路２の出力を選択す
るように設定され、その他の装置ではスレーブモードと
して切換回路１２は拡張端子の第一１０−１を選択する
ように設定される。そして、アドレスフィルタ１３は各
装置毎に異なるＶＰＩのグループを選択するように設定
される。
【００２１】図３によりアドレスフィルタを説明する。
図３はアドレスフィルタ１３のブロック構成図である。
この例はセル検出回路２から送出されるＶＰＩが１２ビ
ットの場合である。アドレスフィルタ１３に入力する１
２ビットのＶＰＩはＶＰＩラッチ回路２１にラッチされ
る。この１２ビットのうち下位８ビットとトランスファ
ゲート２２を介してこのアドレスフィルタ１３の出力に
送出される。１２ビットのうちの上位４ビットは、ゲー
ト回路２３によりあらかじめ設定された４ビットのチッ
プＩＤ２４と比較される。このゲート回路２３の全部が
一致であったとき、チップセレクト２５から信号が送出
されトランスファゲート２２が有効になる。すなわち、
入力したＶＰＩのうちの上位４ビットがあらかじめ設定
された値に一致するときにかぎり下位８ビットが出力に
送出される。図１に示す遅延回路３はこのアドレスフィ
ルタ１３が送出するＶＰＩの下位８ビットのみを保持す
る。
図３はアドレスフィルタ１３のブロック構成図である。
この例はセル検出回路２から送出されるＶＰＩが１２ビ
ットの場合である。アドレスフィルタ１３に入力する１
２ビットのＶＰＩはＶＰＩラッチ回路２１にラッチされ
る。この１２ビットのうち下位８ビットとトランスファ
ゲート２２を介してこのアドレスフィルタ１３の出力に
送出される。１２ビットのうちの上位４ビットは、ゲー
ト回路２３によりあらかじめ設定された４ビットのチッ
プＩＤ２４と比較される。このゲート回路２３の全部が
一致であったとき、チップセレクト２５から信号が送出
されトランスファゲート２２が有効になる。すなわち、
入力したＶＰＩのうちの上位４ビットがあらかじめ設定
された値に一致するときにかぎり下位８ビットが出力に
送出される。図１に示す遅延回路３はこのアドレスフィ
ルタ１３が送出するＶＰＩの下位８ビットのみを保持す
る。
【００２２】チップＩＤ２４は接続する複数のセルトラ
ヒック監視装置で異なる値に設定しておく。このように
することにより各セルトラヒック監視装置はそれぞれ２
５６のＶＰＩについてセルトラヒック監視を実行する
が、全体として異なるＶＰＩについて分担して監視を実
行することになる。
ヒック監視装置で異なる値に設定しておく。このように
することにより各セルトラヒック監視装置はそれぞれ２
５６のＶＰＩについてセルトラヒック監視を実行する
が、全体として異なるＶＰＩについて分担して監視を実
行することになる。
【００２３】図２の構成により２５６×３の最大ＶＰＩ
について監視を実行することができる。図２と同様にセ
ルトラヒック監視装置を１６個接続することにより４０
９６の最大ＶＰＩについて監視を実行することができ
る。本発明では接続のために各切換回路のモードを設定
するのみで一切の付加装置を必要としない。
について監視を実行することができる。図２と同様にセ
ルトラヒック監視装置を１６個接続することにより４０
９６の最大ＶＰＩについて監視を実行することができ
る。本発明では接続のために各切換回路のモードを設定
するのみで一切の付加装置を必要としない。
【００２４】
【発明の効果】以上説明したように、本発明によれば小
さいＶＰＩの最大数に対して設計製造された一つの規格
のセルトラヒック監視装置を接続することにより、大き
い数のＶＰＩの最大数に対して拡張して同様に監視を実
行することができる。本発明によれば多種類の回線の監
視に一つの規格のセルトラヒック監視装置で対応できる
から、量産により装置価格を逓減できる効果がある。ま
た、本発明の装置では拡張接続する場合に何らかの付加
装置を必要としない利点がある。
さいＶＰＩの最大数に対して設計製造された一つの規格
のセルトラヒック監視装置を接続することにより、大き
い数のＶＰＩの最大数に対して拡張して同様に監視を実
行することができる。本発明によれば多種類の回線の監
視に一つの規格のセルトラヒック監視装置で対応できる
から、量産により装置価格を逓減できる効果がある。ま
た、本発明の装置では拡張接続する場合に何らかの付加
装置を必要としない利点がある。
【図１】本発明実施例装置のブロック構成図。
【図２】本発明実施例セルトラヒック監視装置を複数個
接続する例を示すブロック構成図。
接続する例を示すブロック構成図。
【図３】本発明実施例に利用するアドレスフィルタの説
明図。
明図。
【図４】従来例装置のブロック構成図。
【図５】従来例装置のブロック構成図。
１ 被監視信号が入力する端子 ２ セル検出回路 ３ 遅延回路（シフトレジスタにより構成される） ４ アップダウン・カウンタ ５ 閾値保持回路 ６ 比較判定回路 ７ 判定出力が送出される端子 ８ マイクロプロセッサ ９ メモリ １０−１、１０−２、１０−３ 拡張端子 １１ 切換制御回路 １２ 切換回路 １３ アドレスフィルタ １４ 論理和回路 ２１ ＶＰＩラッチ回路 ２２ トランスファゲート ２３ ゲート回路 ２４ チップＩＤ ２５ チップセレクト
フロントページの続き (56)参考文献 特開 平１−183938（ＪＰ，Ａ) 特開 平４−25255（ＪＰ，Ａ) 特開 平４−192647（ＪＰ，Ａ) 特開 平４−150350（ＪＰ，Ａ) 特開 平５−91139（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56
Claims (2)
- 【請求項１】 被監視信号に同期しその信号中の有効セ
ルを検出しその有効セルのバーチャルパス番号（以下Ｖ
ＰＩ（Virtual Path Identifier)という）を送出するセ
ル検出回路（２）と、 このセル検出回路が送出するＶＰＩを入力とするｍセル
時間（ｍは２以上の自然数）の遅延回路（３）と、ＶＰＩ毎に閾値ｎを保持する閾値保持回路（９）と、 前記セル検出回路の検出出力を加算入力とし前記遅延回
路の遅延出力を減算入力としてＶＰＩ毎に計数を行うカ
ウンタ手段と、 前記カウンタ手段の計数値と前記閾値ｎ（ｎは前記ｍよ
り小さい自然数）とをＶＰＩ毎に比較する比較判定手段
とを備えたセルトラヒック監視装置において、 三個の拡張端子（１０−１、１０−２、１０−３）を設
け、 前記遅延回路（３）の入力を前記セル検出回路の出力と
前記拡張端子の第一（１０−１）とに選択切換する切換
回路（１２）と、この切換回路と前記遅延回路（３）の
入力との間に挿入されＶＰＩの特定グループを選択する
アドレスフィルタ（１３）とを備え、 前記切換回路（１２）の出力が前記拡張端子の第二（１
０−２）に接続され、 前記比較判定手段の出力および前記拡張端子の第三（１
０−３）を入力とする論理和回路（１４）を備え、 この論理和回路の出力が判定出力端子（７）に接続され
たことを特徴とするセルトラヒック監視装置。 - 【請求項２】 請求項１記載のセルトラヒック監視装置
を複数個備え、 前段の拡張端子の第二（１０−２）が後段の拡張端子の
第一（１０−１）に接続され、後段の判定出力端子
（７）が前段の拡張端子の第三（１０−３）に接続さ
れ、 最前段の装置の切換回路はセル検出回路の出力を選択す
るように設定され、それ以外の装置の切換回路は拡張端
子の第一を選択するように設定され、 前記複数個のセルトラヒック監視装置について、各アド
レスフィルタは選択するＶＰＩの特定グループが相互に
異なるように設定されたことを特徴とするセルトラヒッ
ク監視装置の拡張装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24608091A JP3074839B2 (ja) | 1991-09-25 | 1991-09-25 | セルトラヒック監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24608091A JP3074839B2 (ja) | 1991-09-25 | 1991-09-25 | セルトラヒック監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0591140A JPH0591140A (ja) | 1993-04-09 |
| JP3074839B2 true JP3074839B2 (ja) | 2000-08-07 |
Family
ID=17143185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24608091A Expired - Fee Related JP3074839B2 (ja) | 1991-09-25 | 1991-09-25 | セルトラヒック監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074839B2 (ja) |
-
1991
- 1991-09-25 JP JP24608091A patent/JP3074839B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0591140A (ja) | 1993-04-09 |
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