JP2852473B2 - セルトラヒック監視装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パケット通信に利用す
る。本発明はパケット通信網の中で転送されるセル（こ
の明細書では固定長のパケットを「セル」という）のト
ラヒックを監視する技術に関する。

【０００２】本発明は、あらかじめ契約されたトラヒッ
クを越えてセルが送信されたときに、契約違反としてそ
のセルを廃棄するポリシング(Policing,警察行為）に利
用する。

【０００３】

【従来の技術】パケット通信網では、一つの中継点に一
時に多数のセルが集中的に到来すると円滑な運用ができ
なくなる。このためパケット通信網を運用する通信業者
は利用者との契約の中で、 利用者は連続するｍセル
時間内にｎ個のセルを越えてセルの送信をしないこと、
通信業者はこれに違反して送信されたセルを廃棄す
ることを利用契約の条件とすることが行われる。たとえ
ばｍ＝５、ｎ＝３とすると、連続する５セル時間内に３
セルまで送信できるが、これを越えてセルを送信すると
そのセルは廃棄されることになる。このための監視およ
び廃棄はポリシングといわれ、パケット通信網の入口で
自動的にかつ継続的に実行される。

【０００４】図５は従来例装置のブロック構成図であ
る。この回路は本願出願人から特許出願（特願平２−１
３０４６４号、本願出願時において未公開）されてい
る。上記図５に示す回路は、連続する５セル時間に３セ
ルまで送信できるが４セル以上は許されないように監視
する回路である。

【０００５】図５では端子１に被監視信号が入力する。
セル検出回路２はこの被監視信号に同期しその信号中に
有効セルがあると検出出力を送出する。遅延回路３はこ
の検出出力を入力とし、この遅延回路３はシフトレジス
タにより構成され、図外のクロック信号により１セル時
間毎に１段づつ図の右方向にシフトされる。すなわちこ
の遅延回路３はその入力がｍセル時間後に遅延出力に送
出される。アップダウン・カウンタ４の加算入力にはセ
ル検出回路２の検出出力が入力し、その減算入力には前
記遅延回路３の遅延出力が入力する。閾値保持回路５は
契約により設定された閾値ｎを保持する。この閾値ｎと
上記アップダウン・カウンタ４の内容Ｄとを比較し、 Ｄ ＞ ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。

【０００６】このように構成された回路ではアップダウ
ン・カウンタ４には、過去のｍセル時間に検出されたセ
ルの数が記憶されることになり、これが設定された閾値
ｎを越えると禁止出力が端子７に送出される。端子７に
禁止出力が送出されると、図外の回路で伝送路上でいま
検出されたセルは廃棄される。そのセルは廃棄されたの
であるから、遅延回路３の第一段の値は判定出力により
クリアされる。

【０００７】もっとも図５はこのセルトラヒック監視装
置をわかり易いようにハードウエアの構成で説明した
が、実用的にはこれと同等の回路をマイクロ・プロセッ
サの中に組み込み、プログラム制御により遅延回路３お
よびアップダウン・カウンタ４に相当するメモリ領域の
内容を書き換えて実行できるように構成される。しかも
マイクロ・プロセッサ制御による構成では、一つのチャ
ネルだけでなく、複数のチャネルもしくはバーチャルパ
ス（仮想のパス）について一つのプロセッサを共通に利
用してこのようなセルトラヒック監視装置を構成するこ
とができる。その場合には、時分割多重された多数のセ
ルについてそのバーチャルパス毎にセルのヘッダ（また
はタグ）にバーチャルパス番号（この明細書では、ＶＰ
Ｉ（Virtual Path Identifier)という）が付され、この
ＶＰＩを識別してＶＰＩ毎に監視を行う構成とすること
ができる。さらにこの場合に、そのプログラム制御用の
ソフトウエアを工夫するだけで、ＶＰＩ毎に異なる契約
条件、例えば上述のｍの値ｎの値などを個別の条件に設
定することができる。これも本願出願人の先願（特願平
２−３１９７３５号、本願出願時において未公開）で開
示した。

【０００８】

【発明が解決しようとする課題】このように多数のＶＰ
Ｉについて時分割多重された多重信号について、一つの
装置でＶＰＩ毎のセルトラヒック監視を実行すると、利
用者の回線毎にセルトラヒック監視装置を設ける必要が
なく、多重化された信号通路に一つだけまとめてセルト
ラヒック監視装置を設置すればよいのできわめて経済的
であるが、ここで発明者らは次のような問題に遭遇し
た。

【０００９】すなわち、時分割多重された信号でセルト
ラヒック監視を行うと、各回線利用者はその端末で上述
の契約条件に適合するように正しくセルを送信している
場合にも、複数の回線について時分割多重を行うと多重
化の際に信号の待ち合わせがあるから、契約条件に違反
して送信されたものとしてセルが廃棄されてしまうこと
がある。

【００１０】一般に、複数のディジタル信号の多重には
その多重回路にＦＩＦＯ（first infirst out, 先入れ
先出し）メモリをバッファ回路として用い、多数の低速
度の入力回線から短い時間に一斉にセルが入力しても、
これをバッファ回路に一時蓄積しておき、多重出力側の
高速度のクロック信号にしたがってこのバッファ回路の
内容を読み出して多重を行う。このときに個々のセルは
バッファ内で待ち合わせることが必要である。したがっ
て一つの利用者の回線についてみると、多重された信号
上では必ずしもその利用者のセル時間間隔は送信した時
間間隔になっていない。つまり、多重化された信号から
一つのＶＰＩに着目して、そのセルを検出しその発生に
ついて上述の従来例回路で説明した監視を行うと、利用
者の回線では契約条件に合致していたにもかかわらず、
監視点では合致しない場合が生じることになる。

【００１１】本発明はこの問題を解決するもので、多重
信号の段階でＶＰＩ毎にセルトラヒックの監視を行って
も、回線利用者がその端末回線で契約条件を満足するよ
うにセル送信を行っている場合には、セルが廃棄される
ことがないセルトラヒック監視装置を提供することを目
的とする。

【００１２】

【課題を解決するための手段】本発明は、契約条件に適
合するとしてセル転送を許可した場合には、そのときの
余裕を計数しておき、その後で契約条件に適合しない場
合が発生したときには、その余裕の範囲内でセル転送を
許可するとともに、被監視信号である多重信号の中の空
セルを検出する空セル検出回路を設け、この空セル検出
回路の検出出力により前記余裕を零にリセットすること
を特徴とする。

【００１３】すなわち本発明は、被監視信号が複数のＶ
ＰＩの異なるセルが多重された多重信号であり、この多
重信号を入力とするＶＰＩ識別回路を備え、この識別回
路で識別されたセル数がｍセル時間内にｎ個を越えた
（ｍ、ｎは自然数であり、ｍ＞ｎ）ときにそのセルを廃
棄するための判定出力を送出する手段をＶＰＩ毎に備え
たセルトラヒック監視装置において、前記多重信号の空
セルを検出する空セル検出回路を備え、前記ＶＰＩ識別
回路で識別されたセル数がｍセル時間内にｎ−ｐ個であ
ったときに（ｐは自然数であり、ｐ＜ｎ）、このｐを累
積加算した値Σｐを演算する累積手段と、送信されたセ
ル数がｍセル時間内にｎ＋ｑ個であったときに（ｑは自
然数であり、ｎ＋ｑ≦ｍ）、ｑ＜Σｐであれば前記判定
出力を無効にする手段と、この空セル検出回路の検出出
力により前記加算手段の値Σｐを零にリセットする手段
とをＶＰＩ毎に備えたことを特徴とする。そしてさらに
判定を継続するときには、Σｐ−ｑを新しいΣｐとす
る。

【００１４】ここで、ｍ、ｎ、ｐ、ｑはいずれも自然数
であり、かつｍ＞ｎ、ｐ＜ｎ、ｎ＋ｑ≦ｍである。

【００１５】また、累積加算値Σｐには上限値を設ける
ことが望ましい。

【００１６】

【作用】いま利用者との契約条件が、ｍセル時間にｎセ
ルを越えないという契約条件であるとき、セルトラヒッ
ク監視点でｍセル時間にｎ−ｐセルしか検出されなかっ
たとすると、ｐセルだけ余裕があったことになる。この
余裕分ｐの値を累積して貯金しておき、次いで後からｍ
セル時間にｎセルを越えてｎ＋ｑセルが検出されたとき
に、このｑがｐを累積した貯金の値Σｐ以内であれば、
契約条件に合致するものとして送信を許容する。貯金を
利用したときにはその貯金の値Σｐは、越えた分ｑを差
引いたΣｐ−ｑが新しいΣｐとして設定される。これに
より、待ち合わせがあったとしても、余裕分が平均化さ
れて実用上問題のない方式が実現できる。

【００１７】多重信号の中に空セルがあったということ
は、待ち合わせ用のバッファが空になりその時点で待ち
合わせがなくなったことを意味するから、その時点で貯
金は解消してしまい値Σｐは強制的に零にリセットされ
る。

【００１８】貯金の値Σｐは、例えばバッファ回路の最
大待ち合わせ時間をＱとするとき（Ｑ／ｍ）×ｎを越え
ることは不合理であるから、この範囲で適当な上限値を
設けて運用することがよい。

【００１９】ここで貯金をしておきこの貯金を利用する
ことは認めるが、貯金のない状態で借金をすることは認
めない。

【００２０】

【実施例】図１は本発明第一実施例装置のブロック構成
図である。この装置は多数のＶＰＩの異なるセルが時分
割多重たされた多重信号通路に接続される。この多重信
号が被監視信号である。端子11はこの多重信号通路の入
力であり、端子21はその出力である。端子11および同21
の間には廃棄制御回路20が接続されて、各ＶＰＩ毎に契
約条件に違反するセルの通過を禁止し、すなわちセル廃
棄を行う回路である。

【００２１】図１で一点鎖線で囲む部分は上述の従来例
回路と同等である。すなわち、送信されたセル数がｍセ
ル時間内にｎ個を越えたときにそのセルを廃棄するため
の判定出力を送出するセルトラヒック監視装置である。
ＶＰＩ識別回路12は多重信号の中に当該ＶＰＩが検出さ
れると検出出力を送出し、カウンタ制御回路13はｍセル
時間にわたりその検出出力をカウンタ14に累積する。一
方閾値保持回路15には閾値ｎが保持されている。このカ
ウンタ14の値と閾値ｎとが比較判定回路16でその大小関
係が比較判定され、カウンタ14の値がｎを越えると判定
出力が送出され、廃棄制御回路20では当該ＶＰＩのセル
が通過することを禁止されて廃棄される。

【００２２】ここでこの装置の特徴とするところは、比
較判定回路16で両入力の大小関係を判定する折りに、Ｖ
ＰＩ識別回路12で識別されたセル数がｍセル時間内にｎ
−ｐ個であって（ｐ＜ｎ）その当該セルは廃棄されない
こととなる場合に、引算で発生するこのｐを取り出し、
累積加算する累積手段としてレジスタ17を備え、このレ
ジスタ17に累積加算された値Σｐを閾値保持回路15の閾
値ｎに加算して比較判定回路16の比較基準とするところ
にある。すなわち、送信されたセル数がｍセル時間内に
ｎ＋ｑ個であって当該セルが廃棄される条件であるとき
も、ｑ＜Σｐであれば前記判定出力を無効にするように
構成されている。

【００２３】さらにレジスタ17のリセット入力には、空
セル検出回路22の検出出力が接続されていて、端子11の
多重信号に空セルが検出されたときには、Σｐを零にリ
セットするようになっている。これは、多重信号に空セ
ルがあることは多重時に待ち合わせがなかったことを意
味し、かりにΣｐの貯金があってもこれを利用すること
は不合理であるとするものである。

【００２４】このレジスタ17のサイズは、多重信号を組
み立てるときにバッファ回路で生じる最大待ち合わせ時
間に対応させて設定しておくことがよい。すなわち、多
重化の際に生じる最大待ち合わせ時間は一般にバッファ
回路のサイズである。最大待ち合わせ時間を越えて余裕
分を累積加算することは不合理である。

【００２５】図１のＡ−Ａより下方の回路はＶＰＩ毎に
設けられ、それぞれ独立に判定出力を送出する構成であ
り、その判定出力は廃棄制御回路20に与えられて、当該
ＶＰＩのセルを廃棄するように構成される。

【００２６】図１に示す装置は、ハードウエアのブロッ
ク構成図として説明されているが、この構成は、特許請
求の範囲に記載の論理を実行する一つのプログラム制御
回路、メモリ領域、そのプログラム制御回路を制御する
ソフトウエア、および信号通路とのインタフエースによ
り実現することができる。すなわち図１のＡ−Ａから下
の部分を一つのプログラム制御回路およびメモリで置き
換えた構成とすることができる。その場合に閾値ｎおよ
び累積加算された余裕値Σｐなどは複数のＶＰＩについ
てメモリ領域に設定されたテーブルに保持することがで
き、プログラム制御回路として十分高速度のものを利用
して、複数のＶＰＩについて時系列的に処理を実行する
ことができる。これを本発明第二実施例装置とする。

【００２７】図２にこの第二実施例装置のプログラム制
御回路を一つのＶＰＩについてその動作をフローチャー
トで示す。

【００２８】図３は本発明第三実施例装置のブロック構
成図である。この例は、ＶＰＩ識別回路12の識別出力毎
にカウンタ24を１だけ加算し、判定出力が送出される毎
にカウンタ24を１だけ減算し、さらに平均セル検出率ｎ
／ｍを周期的にカウンタ24の内容から減算するものであ
る。この構成によっても、本発明を実施することができ
る。

【００２９】図４は本発明第四実施例装置のブロック構
成図である。この例は図６で従来例として説明したもの
と対応するようにハードウエアで実現した回路例であ
る。図４に示す回路は連続するｍセル時間にｎセルまで
転送を許容されるがｎ＋１セル以上は許容されないとい
う条件をポリシングする回路であって、転送を許容され
たときにはその余裕分を蓄積しておいて、許容されない
状態があったときにその余裕分を利用することができる
ように設定された回路である。この図４の例ではｍ＝
５，ｎ＝３である。

【００３０】図４において、端子１には被監視信号が入
力する。セル検出回路２はこの被監視信号に同期しその
信号中に有効セルがあると検出出力を送出する。遅延回
路３はこの検出出力を入力とする。この遅延回路３はシ
フトレジスタにより構成され、図外のクロック信号によ
り１セル時間毎に１段づつ図の右方向にシフトされる。
すなわちこの遅延回路３に入力があるとそのｍセル時間
後にそれが遅延出力に送出される。アップダウン・カウ
ンタ41の加算入力にはセル検出回路２の検出出力が入力
し、その減算入力には前記遅延回路３の遅延出力が入力
する。閾値保持回路５は契約により設定された閾値ｎを
保持する。ここまでの構成は図５で説明した従来例と同
様であるが、この回路は空セル検出回路22を設けたとこ
ろと、別にカウンタ42を設けて余裕分を貯金してゆくと
ころに特徴がある。

【００３１】すなわち比較判定回路61はアップダウン・
カウンタ41の内容Ｓと閾値保持回路５に保持された閾値
ｎとを比較し、ｎ−Ｓ≧０ であれば転送を許容するこ
とになり禁止を指示する判定出力を送出しない。このと
きに比較判定回路61は演算したｎ−Ｓをカウンタ42に与
え、カウンタ42はこのｎ−Ｓを累積してゆく。その後
で、ｎ−Ｓ＜０となることがあると直ちに転送を禁止す
ることなく、カウンタ42に累積されている値の範囲でｎ
−Ｓ＝０になるまで閾値ｎに加算して判定して、判定の
枠を拡げてそのセルの転送を許容する。そしてカウンタ
42の値からその閾値ｎに加算した分だけを差引く。空セ
ル検出回路22で空セルが検出されると、空セルがあった
ことは待ち合わせがなかったことであるから、この時点
で貯金を零にすることが適当であり、カウンタ42の値を
零にリセットする。

【００３２】上で説明した記号に対応させると、この値
ｎ−Ｓは上の実施例で説明したｐに相当する。カウンタ
42に蓄積された値はΣｐに相当する。そして閾値ｎに加
算した分がｑに相当する。

【００３３】この他にも上記論理を実行する回路はさま
ざまにできる。例えば、図１あるいは図３では閾値ｎに
レジスタ17の値Σｐを加算するように説明したが、レジ
スタ17を負の値も計数できるように構成しておき、カウ
ンタ14の出力からレジスタの値Σｐを減算しても同様で
ある。また図２に示す制御フロー図の中で最下段の Σｐ−１ を Σｐ−ｑ あるいは Σｐ−（カウンタ−ｎ） とする論理を採ることができる。さらに、加算、累積加
算、減算、比較などのための回路は、この他にもさまざ
まに構成して特許請求の範囲に記載の論理を実現するこ
とができる。

【００３４】この他にも上記論理を実行する回路はさま
ざまにできる。例えば、図１あるいは図３では閾値ｎに
レジスタ17の値Σｐを加算するように説明したが、レジ
スタ17を負の値もカウントできるようにしておき、カウ
ンタ14の出力からレジスタの値Σｐを減算して比較判定
回路16に与えても同様である。加算、累積加算、減算、
比較などのための回路は、この他にもさまざまに構成し
て特許請求の範囲に記載の論理を実現することができ
る。また空セル検出回路22の出力が送出されたときを一
つの始点と考え、空セル検出回路22の出力によりレジス
タ17のみでなく、カウンタ14をリセットするように構成
してもよい。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
セルが多重された後の多重信号通路でＶＰＩ毎に個別の
セルトラヒック監視を行っても、多重のための待ち合わ
せにより監視点のセル配列が送信点の時間配列と違って
いる場合にも、これを契約条件違反として廃棄するよう
な誤った制御を行うことはなくなる。また、本発明では
空セルを検出したときに貯金を零にリセットするから、
起こり得ない時間配列にまで違反がなかったものとして
許容するようなことはなくなる。

【００３６】本発明により、セルトラヒック監視装置を
多数のＶＰＩについて共通化し、多重信号通路で監視を
実行することができるようになるから、装置を各端末毎
に個別に設ける場合にくらべて著しく経済化される。

【図面の簡単な説明】

【図１】 本発明第一実施例装置のブロック構成図。

【図２】 本発明第二実施例装置のプログラム制御回路
の制御フローチャート。

【図３】 本発明第三実施例装置のブロック構成図。

【図４】 本発明第四実施例装置のブロック構成図。

【図５】 従来例装置のブロック構成図。

【符号の説明】 １ 被監視信号が入力する端子 ２ セル検出回路 ３ 遅延回路（シフトレジスタにより構成される） ４ アップダウン・カウンタ ５ 閾値保持回路 ６ 比較判定回路 ７ 判定出力が送出される端子 11 被監視信号が入力する端子 12 ＶＰＩ識別回路 13 カウンタ制御回路 14 カウンタ 15 閾値保持回路 16 比較判定回路 17 レジスタ 18 加算回路 20 廃棄制御回路 21 多重信号が出力する端子 22 空セル検出回路 41 アップダウン・カウンタ 42 カウンタ 61 比較判定回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−25255（ＪＰ，Ａ) 特開 平４−259146（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28 H04L 12/56

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のバーチャルパス番号（以下ＶＰＩ
   （Virtual Path Identifier)という）の異なるセルが多
   重された多重信号を被監視信号として、この多重信号を
   入力とするＶＰＩ識別回路を備え、このＶＰＩ識別回路
   で識別されたセル数がｍセル時間内にｎ個を越えた
   （ｍ、ｎは自然数であり、ｍ＞ｎ）ときにそのセルを廃
   棄するための判定出力を送出する手段をＶＰＩ毎に備え
   た セルトラヒック監視装置において、前記多重信号の空セ
   ルを検出する空セル検出回路を備え、前記ＶＰＩ識別回
   路で識別されたセル数がｍセル時間内にｎ−ｐ個であっ
   たときに（ｐは自然数であり、ｐ＜ｎ）、このｐを累積
   加算した値Σｐを演算する累積手段と、送信されたセル
   数がｍセル時間内にｎ＋ｑ個であったときに（ｑは自然
   数であり、ｎ＋ｑ≦ｍ）、ｑ＜Σｐであれば前記判定出
   力を無効にする手段と、この空セル検出回路の検出出力
   により前記加算手段の値Σｐを零にリセットする手段と
   をＶＰＩ毎に備えたことを特徴とするセルトラヒック監
   視装置。
2. 【請求項２】 前記値Σｐに上限値を設けた前記各請求
   項のいずれかに記載のセルトラヒック監視装置。