JP2873324B2 - セルトラヒック監視装置 - Google Patents
セルトラヒック監視装置Info
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- JP2873324B2 JP2873324B2 JP31973590A JP31973590A JP2873324B2 JP 2873324 B2 JP2873324 B2 JP 2873324B2 JP 31973590 A JP31973590 A JP 31973590A JP 31973590 A JP31973590 A JP 31973590A JP 2873324 B2 JP2873324 B2 JP 2873324B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケッ
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。
本発明は、あらかじめ契約されたトラヒックを越えて
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。
パケット通信網では、一つの中継点に一時に多数のセ
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は連続するＳセル時間内にＹ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばＳ＝
５、Ｙ＝３とすると、連続する５セル時間内に３セルま
で送信できるが、これを越えてセルを送信するとそのセ
ルは廃棄されることになる。このための監視および廃棄
はポリシングといわれ、パケット通信網の入口で自動的
にかつ継続的に実行される。
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は連続するＳセル時間内にＹ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばＳ＝
５、Ｙ＝３とすると、連続する５セル時間内に３セルま
で送信できるが、これを越えてセルを送信するとそのセ
ルは廃棄されることになる。このための監視および廃棄
はポリシングといわれ、パケット通信網の入口で自動的
にかつ継続的に実行される。
第４図は従来例装置のブロック構成図である。この回
路は本願出願人から特許出願（特願平２−130464号、本
願出願時において未公開）されている。この第４図に示
す回路は、連続する５セル時間に３セルまで送信できる
が４セル以上は許されないように監視する回路である。
路は本願出願人から特許出願（特願平２−130464号、本
願出願時において未公開）されている。この第４図に示
す回路は、連続する５セル時間に３セルまで送信できる
が４セル以上は許されないように監視する回路である。
第４図では端子11に被監視信号が入力する。セル検出
回路12はこの被監視信号に同期しその信号中に有効セル
があると検出出力を送出する。遅延回路13はこの検出出
力を入力とし、この遅延回路13はシフトレジスタにより
構成され、図外のクロック信号により１セル時間毎に１
段づつ図の右方向にシフトされる。すなわちこの遅延回
路13はその入力がＳセル時間後に遅延出力に送出され
る。アップダウン・カウンタ14の加算入力にはセル検出
回路12の検出回路が入力し、その減算入力には前記遅延
回路13の遅延出力が入力する。閾値保持回路15は契約に
より設定された閾値Ｙを保持する。この閾値Ｙと上記ア
ップダウン・カウンタ14の内容Ｄとを比較し、 Ｄ＞Ｙ ならば禁止出力を端子17に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
回路12はこの被監視信号に同期しその信号中に有効セル
があると検出出力を送出する。遅延回路13はこの検出出
力を入力とし、この遅延回路13はシフトレジスタにより
構成され、図外のクロック信号により１セル時間毎に１
段づつ図の右方向にシフトされる。すなわちこの遅延回
路13はその入力がＳセル時間後に遅延出力に送出され
る。アップダウン・カウンタ14の加算入力にはセル検出
回路12の検出回路が入力し、その減算入力には前記遅延
回路13の遅延出力が入力する。閾値保持回路15は契約に
より設定された閾値Ｙを保持する。この閾値Ｙと上記ア
ップダウン・カウンタ14の内容Ｄとを比較し、 Ｄ＞Ｙ ならば禁止出力を端子17に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
このように構成された回路ではアップダウン・カウン
タ14には、過去のＳセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値Ｙを越える
と禁止出力が端子17に送出される。端子17に禁止出力が
送出されると、図外の回路で伝送路上でいま検出された
セルは廃棄される。そのセルは廃棄されたのであるか
ら、カウンタ14の第一段の値は判定出力によりクリアさ
れる。
タ14には、過去のＳセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値Ｙを越える
と禁止出力が端子17に送出される。端子17に禁止出力が
送出されると、図外の回路で伝送路上でいま検出された
セルは廃棄される。そのセルは廃棄されたのであるか
ら、カウンタ14の第一段の値は判定出力によりクリアさ
れる。
ここで、上記のようにＳおよびＹについて契約条件が
設定されるだけでなく、大きい値Ｔセル時間（Ｔ＞Ｓ）
にＸセルを越えないという条件を併せて契約することが
ある。さらに、この契約は一つの被監視信号について共
通の値でなく、通信経路別に異なる値に設定されること
がある。ここで通信経路（パス）は実経路でもよいが、
一般にはバーチャルパス（仮想のパス）であってそのバ
ーチャルパス毎にセルのヘッダ（またはタグ）にバーチ
ャルパス番号（この明細書では、VPI（Virtual Path Id
entifier）という）が付され、このVPI毎に異なる監視
条件が設定される。Ｔの値はたとえば数万、Ｘの値はた
とえば数百である。このような条件を設定することは用
意する伝送路の多重度を小さくするために通信業者にと
ってきわめて有利である。
設定されるだけでなく、大きい値Ｔセル時間（Ｔ＞Ｓ）
にＸセルを越えないという条件を併せて契約することが
ある。さらに、この契約は一つの被監視信号について共
通の値でなく、通信経路別に異なる値に設定されること
がある。ここで通信経路（パス）は実経路でもよいが、
一般にはバーチャルパス（仮想のパス）であってそのバ
ーチャルパス毎にセルのヘッダ（またはタグ）にバーチ
ャルパス番号（この明細書では、VPI（Virtual Path Id
entifier）という）が付され、このVPI毎に異なる監視
条件が設定される。Ｔの値はたとえば数万、Ｘの値はた
とえば数百である。このような条件を設定することは用
意する伝送路の多重度を小さくするために通信業者にと
ってきわめて有利である。
第５図にセルの構成例を示す。第６図に伝送路上での
多重化の様子を示す。
多重化の様子を示す。
この従来例装置は、連続する任意の位相についてセル
時間Ｓにわたるセル数を監視できる優れた回路である
が、利用契約条件が、Ｓセル時間内にＹ個のセルを超え
てセルの送信をしないことに加えてＴセル時間内にＸ個
のセルを超えてセルの送信をしないこと、というように
規定されている場合に第７図に示すように２段構成をと
る必要があり、ハード構成が冗長になる欠点があった。
時間Ｓにわたるセル数を監視できる優れた回路である
が、利用契約条件が、Ｓセル時間内にＹ個のセルを超え
てセルの送信をしないことに加えてＴセル時間内にＸ個
のセルを超えてセルの送信をしないこと、というように
規定されている場合に第７図に示すように２段構成をと
る必要があり、ハード構成が冗長になる欠点があった。
本発明はこれを改良するもので、契約条件がＳおよび
Ｙ、ＴおよびＸというよう２段階に規定されている場合
にも１つのハードウェア構成で冗長になることなく対応
できるセルトラヒック監視装置を提供することを目的と
する。
Ｙ、ＴおよびＸというよう２段階に規定されている場合
にも１つのハードウェア構成で冗長になることなく対応
できるセルトラヒック監視装置を提供することを目的と
する。
本発明の第一は遅延回路をタップ構成とし、そのタッ
プ位置にしたがって、それぞれカウンタ手段、閾値保持
回路および比較判定回路を設けることを特徴とする。
プ位置にしたがって、それぞれカウンタ手段、閾値保持
回路および比較判定回路を設けることを特徴とする。
本発明の第二はさらに多数の異なる値に対してまた多
数の異なるVPIに対して一般的に適用できる構成であっ
て、セル検出回路により検出されたVPIを識別する識別
回路を備え、遅延回路は、その入力に与えられるVPIを
保持し遅延出力にそのVPIを送出する構成とするととも
に、複数の異なる遅延時間が設定され、カウンタ手段は
複数のVPI毎に個別に設けられ、閾値保持回路には複数
のVPIおよび複数の遅延時間に対応する複数の閾値が保
持され、比較判定回路は、複数のVPIおよび複数の遅延
時間について個別にそれぞれの閾値と比較し判定出力を
送出する構成とすることを特徴とする。
数の異なるVPIに対して一般的に適用できる構成であっ
て、セル検出回路により検出されたVPIを識別する識別
回路を備え、遅延回路は、その入力に与えられるVPIを
保持し遅延出力にそのVPIを送出する構成とするととも
に、複数の異なる遅延時間が設定され、カウンタ手段は
複数のVPI毎に個別に設けられ、閾値保持回路には複数
のVPIおよび複数の遅延時間に対応する複数の閾値が保
持され、比較判定回路は、複数のVPIおよび複数の遅延
時間について個別にそれぞれの閾値と比較し判定出力を
送出する構成とすることを特徴とする。
セル数の計数手段、計数値を格納しておくカウンタ手
段、閾値を格納しておく閾値保持回路、および閾値と格
納された計数値を比較判定する比較判定回路を複数設け
ることにより、複数の判定を並行して実行することがで
きる。
段、閾値を格納しておく閾値保持回路、および閾値と格
納された計数値を比較判定する比較判定回路を複数設け
ることにより、複数の判定を並行して実行することがで
きる。
また、VPIおよび遅延時間に対応させてそれぞれ計数
値および閾値をテーブルとして保持し、そのテーブルを
参照して比較判定を行うことにより、多数のVPIに対し
てそれぞれ異なる条件が設定されている場合にも合理的
な規模のハードウェアでセルトラヒックの監視を実行す
ることができる。
値および閾値をテーブルとして保持し、そのテーブルを
参照して比較判定を行うことにより、多数のVPIに対し
てそれぞれ異なる条件が設定されている場合にも合理的
な規模のハードウェアでセルトラヒックの監視を実行す
ることができる。
第１図は本発明第一実施例装置のブロック構成図であ
る。この実施例装置では、被監視信号は端子11に入力す
る。この被監視信号に同期しその信号中の有効セルの有
無を検出するセル検出回路12を備える。このセル検出回
路12の検出出力には有効セルが検出されると「１」が送
出され、有効セルの検出がないときには「０」が送出さ
れる。この検出出力を入力とし１セル時間毎に右方にシ
フトする第一の遅延回路であるシフトレジスタ13と、同
じくこの検出出力を加算入力としシフトレジスタ13のＳ
段目からシフトアウトされる遅延出力を減算入力とする
第一のカウンタ手段を備える。このカウンタ手段はカウ
ンタ制御回路18とカウンタ14とにより構成されるアップ
ダウン・カウンタである。さらに、Ｓセル時間にわたる
閾値（Ｙ）を保持する第一の閾値保持回路15と、この第
一の閾値保持回路15が保持する閾値（Ｙ）と前記第一の
カウンタ14の計数値とを比較し第一の判定出力を送出す
る第一の比較判定回路16とを備える。
る。この実施例装置では、被監視信号は端子11に入力す
る。この被監視信号に同期しその信号中の有効セルの有
無を検出するセル検出回路12を備える。このセル検出回
路12の検出出力には有効セルが検出されると「１」が送
出され、有効セルの検出がないときには「０」が送出さ
れる。この検出出力を入力とし１セル時間毎に右方にシ
フトする第一の遅延回路であるシフトレジスタ13と、同
じくこの検出出力を加算入力としシフトレジスタ13のＳ
段目からシフトアウトされる遅延出力を減算入力とする
第一のカウンタ手段を備える。このカウンタ手段はカウ
ンタ制御回路18とカウンタ14とにより構成されるアップ
ダウン・カウンタである。さらに、Ｓセル時間にわたる
閾値（Ｙ）を保持する第一の閾値保持回路15と、この第
一の閾値保持回路15が保持する閾値（Ｙ）と前記第一の
カウンタ14の計数値とを比較し第一の判定出力を送出す
る第一の比較判定回路16とを備える。
ここで、本発明のセルトラヒック監視装置の特徴とし
て、遅延回路13は多段構成であり図の右端にＴセル時間
後の第二の遅延出力端子を備える。この第二の遅延出力
端子は第二のカウンタ手段で処理する。すなわち第二の
カウンタ手段は、カウンタ制御回路28およびカウンタ24
を備えたアップダウン・カウンタである。この第二のカ
ウンタ手段の加算入力はセル検出回路12の検出出力が与
えられ、減算力には遅延回路のＴセル時間後の遅延出力
が与えられる。さらに、第二の閾値（Ｘ）を保持する第
二の閾値保持回路25と、この第二の閾値保持回路25が保
持する閾値（Ｘ）と第二のカウンタ24が保持する計数値
とを比較判定し第二の判定出力を送出する第二の比較判
定回路26とを備える。この第一の判定出力と第二の判定
出力は論理和回路31により論理和が演算され端子17に送
出される。端子17の信号は図外の装置で処理され、その
ときそのノードに到来し、いま検出されたセルは中継さ
れることなく廃棄される。この処理は１セル時間内に実
行され、そのセルは廃棄されたのだから、端子17の判定
出力が送出されたときには遅延回路13の第一段の値
「１」はクリアされる。
て、遅延回路13は多段構成であり図の右端にＴセル時間
後の第二の遅延出力端子を備える。この第二の遅延出力
端子は第二のカウンタ手段で処理する。すなわち第二の
カウンタ手段は、カウンタ制御回路28およびカウンタ24
を備えたアップダウン・カウンタである。この第二のカ
ウンタ手段の加算入力はセル検出回路12の検出出力が与
えられ、減算力には遅延回路のＴセル時間後の遅延出力
が与えられる。さらに、第二の閾値（Ｘ）を保持する第
二の閾値保持回路25と、この第二の閾値保持回路25が保
持する閾値（Ｘ）と第二のカウンタ24が保持する計数値
とを比較判定し第二の判定出力を送出する第二の比較判
定回路26とを備える。この第一の判定出力と第二の判定
出力は論理和回路31により論理和が演算され端子17に送
出される。端子17の信号は図外の装置で処理され、その
ときそのノードに到来し、いま検出されたセルは中継さ
れることなく廃棄される。この処理は１セル時間内に実
行され、そのセルは廃棄されたのだから、端子17の判定
出力が送出されたときには遅延回路13の第一段の値
「１」はクリアされる。
第一のカウンタ14および第二のカウンタ24はともに非
負演算回路である。すなわち計数値は零を越えて負の値
になることはなく、零を限度とするように構成される。
負演算回路である。すなわち計数値は零を越えて負の値
になることはなく、零を限度とするように構成される。
この装置では第一のカウンタ14には過去Ｓセル時間内
に検出されたセルの数が計数値として保持されている。
つまりセルが検出されるたびにカウンタ14の値が１だけ
加算され、Ｓセル時間前に検出されたセルが順次減算さ
れているから、第一のカウンタ14の計数値はＳセル時間
前から現在までに検出されたセルの数である。同様に第
二のカウンタ24は過去Ｔセル時間内に検出されたセルの
数が計数値として保持されている。
に検出されたセルの数が計数値として保持されている。
つまりセルが検出されるたびにカウンタ14の値が１だけ
加算され、Ｓセル時間前に検出されたセルが順次減算さ
れているから、第一のカウンタ14の計数値はＳセル時間
前から現在までに検出されたセルの数である。同様に第
二のカウンタ24は過去Ｔセル時間内に検出されたセルの
数が計数値として保持されている。
したがって、それぞれ第一のカウンタ14の計数値を閾
値保持回路15が保持する閾値Ｙと、第二のカウンタ24の
計数値を閾値保持回路25が保持する閾値Ｘと比較し、計
数値が閾値を越えるときには判定出力を送出して、端子
17に接続された図外の回路でそのセルは廃棄される。こ
れは１セル時間内に実行され、そのセルは廃棄されたの
であるから、遅延回路13の第一桁にある１はクリアされ
る。
値保持回路15が保持する閾値Ｙと、第二のカウンタ24の
計数値を閾値保持回路25が保持する閾値Ｘと比較し、計
数値が閾値を越えるときには判定出力を送出して、端子
17に接続された図外の回路でそのセルは廃棄される。こ
れは１セル時間内に実行され、そのセルは廃棄されたの
であるから、遅延回路13の第一桁にある１はクリアされ
る。
このようにして、短い時間Ｓセル時間にＹセルを越え
ず、かつ長い時間Ｔセル時間にＸセルを越えない、とい
う二つの異なる条件を並列的に監視する装置が得られ
る。
ず、かつ長い時間Ｔセル時間にＸセルを越えない、とい
う二つの異なる条件を並列的に監視する装置が得られ
る。
第２図は本発明第二実施例装置のブロック構成図であ
る。この例は伝送路上に多重された多数の異なるVPIを
持つセルをそのVPI別に設定された条件で監視すること
を可能にするものである。
る。この例は伝送路上に多重された多数の異なるVPIを
持つセルをそのVPI別に設定された条件で監視すること
を可能にするものである。
セル検出回路12により検出されたセルについて、その
VPI（バーチャルパス番号）を識別する識別回路35を備
える。遅延回路13はその入力に与えられるVPIを保持し
遅延出力にそのVPIを送出する、上で説明した第一実施
例では単に検出出力の有無を示すように１または０が保
持されていたが、この例ではVPI（例えば８ビットの信
号）が保持されるようになっている。さらにこの遅延回
路13は、複数の異なる遅延時間がそのタップから出力さ
れるように設定される。すなわちこの第２図ではタップ
は、小さい値Ｓについて二つSlおよびSmが、大きい値Ｔ
についてTl、Tk、およびTnが例示されている。
VPI（バーチャルパス番号）を識別する識別回路35を備
える。遅延回路13はその入力に与えられるVPIを保持し
遅延出力にそのVPIを送出する、上で説明した第一実施
例では単に検出出力の有無を示すように１または０が保
持されていたが、この例ではVPI（例えば８ビットの信
号）が保持されるようになっている。さらにこの遅延回
路13は、複数の異なる遅延時間がそのタップから出力さ
れるように設定される。すなわちこの第２図ではタップ
は、小さい値Ｓについて二つSlおよびSmが、大きい値Ｔ
についてTl、Tk、およびTnが例示されている。
この装置ではカウンタ手段は、一点鎖線で示す制御部
14と、その計数値を保持する計数値保持部（メモリ領域
42のＤ欄、およびメモリ領域43のＣ欄）により構成され
る。すなわちカウンタ手段は、複数のVPI毎に個別に設
けられとともに、各遅延回路の遅延時間の異なる出力毎
にVPIおよび遅延時間を識別してこのメモリ領域に計数
値の加算および減算を行う制御部41を含む。
14と、その計数値を保持する計数値保持部（メモリ領域
42のＤ欄、およびメモリ領域43のＣ欄）により構成され
る。すなわちカウンタ手段は、複数のVPI毎に個別に設
けられとともに、各遅延回路の遅延時間の異なる出力毎
にVPIおよび遅延時間を識別してこのメモリ領域に計数
値の加算および減算を行う制御部41を含む。
閾値保持回路は、同じくこのメモリ領域42および同43
の中のＹ欄およびＸ欄が相当し、複数のVPIおよび複数
の遅延時間（ＳまたはＴ）に対応する複数の閾値が保持
される。さらに、比較判定回路44および同45は、複数の
VPIおよび複数の遅延時間について個別にそれぞれ前記
メモリ領域42または同43をアクセスして、計数値と閾値
とを比較し判定出力を送出する構成である。
の中のＹ欄およびＸ欄が相当し、複数のVPIおよび複数
の遅延時間（ＳまたはＴ）に対応する複数の閾値が保持
される。さらに、比較判定回路44および同45は、複数の
VPIおよび複数の遅延時間について個別にそれぞれ前記
メモリ領域42または同43をアクセスして、計数値と閾値
とを比較し判定出力を送出する構成である。
前記カウンタ手段のうちの計数値保持部および前記閾
値保持回路は一つのメモリに複数のVPIおよび複数の遅
延時間に対応させた表として保持され、前記遅延回路13
はFIFO（先入れ先出しメモリ）であり、カウンタ手段の
うちの制御部41および比較判定回路（44、45）は一つの
プログラム制御回路（CPU）により構成される。
値保持回路は一つのメモリに複数のVPIおよび複数の遅
延時間に対応させた表として保持され、前記遅延回路13
はFIFO（先入れ先出しメモリ）であり、カウンタ手段の
うちの制御部41および比較判定回路（44、45）は一つの
プログラム制御回路（CPU）により構成される。
制御部41を説明すると、遅延回路13の各タップにはそ
れぞれそのタップ値を示すSl、Sm、Tl、Tk、Tn……など
のように固定的な値とともに、遅延回路13のそのタップ
から取り込まれたVPIを一時的に記憶するメモリ51〜55
を備える。カウンタ値制御部56および57はこのVPIを識
別してVPI毎に、かつタップ値Ｓ（ｉ）毎に、メモリ領
域42および43にテーブルとして整理格納する。このテー
ブルのＤ（ｉ）およびＣ（ｉ）はそれぞれ計数値であ
り、Ｙ（ｉ）およびＸ（ｉ）はそれぞれ閾値である。比
較判定回路44および45は、新たな書込、厳密には新たな
加算計数があったこのテーブルの行について、その計数
値と対応する閾値との比較判定を行う。比較判定の結
果、計数値が閾値を越えるときにはそれは契約条件違反
であり、端子17に判定出力を送出する。端子17の信号は
図外の回路で処理され、そのときに検出されたセルは廃
棄される。この処理は１セル時間内に実行される。セル
が廃棄された場合には遅延回路13の第一桁の信号は廃棄
されたものとして「０」（VPIがないとの意味）にクリ
アされる。
れぞれそのタップ値を示すSl、Sm、Tl、Tk、Tn……など
のように固定的な値とともに、遅延回路13のそのタップ
から取り込まれたVPIを一時的に記憶するメモリ51〜55
を備える。カウンタ値制御部56および57はこのVPIを識
別してVPI毎に、かつタップ値Ｓ（ｉ）毎に、メモリ領
域42および43にテーブルとして整理格納する。このテー
ブルのＤ（ｉ）およびＣ（ｉ）はそれぞれ計数値であ
り、Ｙ（ｉ）およびＸ（ｉ）はそれぞれ閾値である。比
較判定回路44および45は、新たな書込、厳密には新たな
加算計数があったこのテーブルの行について、その計数
値と対応する閾値との比較判定を行う。比較判定の結
果、計数値が閾値を越えるときにはそれは契約条件違反
であり、端子17に判定出力を送出する。端子17の信号は
図外の回路で処理され、そのときに検出されたセルは廃
棄される。この処理は１セル時間内に実行される。セル
が廃棄された場合には遅延回路13の第一桁の信号は廃棄
されたものとして「０」（VPIがないとの意味）にクリ
アされる。
このようにして、複数のVPI、複数の異なる遅延時
間、複数の異なる閾値について、並行してセルトラヒッ
クの監視を行うことができる。
間、複数の異なる閾値について、並行してセルトラヒッ
クの監視を行うことができる。
第３図は本発明第三実施例装置の説明図である。これ
は前記第二実施例で遅延回路13として利用したFIFOメモ
リを複数のFIFOメモリの縦続接続として構成したもので
ある。このように構成することにより、FIFOメモリのタ
ップを設けるために特殊な回路を用いる必要がなくな
り、汎用のハードウエアを用いて実現することができ
る。
は前記第二実施例で遅延回路13として利用したFIFOメモ
リを複数のFIFOメモリの縦続接続として構成したもので
ある。このように構成することにより、FIFOメモリのタ
ップを設けるために特殊な回路を用いる必要がなくな
り、汎用のハードウエアを用いて実現することができ
る。
さらに別の実施例として、前記各実施例でカウンタの
計数値Ｃ（ｉ）またはＤ（ｉ）にそれぞれあらかじめ対
応する閾値Ｙ（ｉ）またはＸ（ｉ）を入れておき、新た
に検出されたセルについては計数値を減算し、遅延回路
の各遅延出力から得られるセルについてはこの計数値を
加算するように構成すると、比較判定は計数値が０を越
えて下回るか否かによって行うことができることにな
る。したがって、メモリ領域が節約されるとともに比較
判定回路の構成が簡単になる利点がある。本発明はこの
ように構成して実施することができる。
計数値Ｃ（ｉ）またはＤ（ｉ）にそれぞれあらかじめ対
応する閾値Ｙ（ｉ）またはＸ（ｉ）を入れておき、新た
に検出されたセルについては計数値を減算し、遅延回路
の各遅延出力から得られるセルについてはこの計数値を
加算するように構成すると、比較判定は計数値が０を越
えて下回るか否かによって行うことができることにな
る。したがって、メモリ領域が節約されるとともに比較
判定回路の構成が簡単になる利点がある。本発明はこの
ように構成して実施することができる。
以上説明したように本発明によれば、複数の条件が設
定され、あるいは複数の異なるVPIについてそれぞれ別
の条件が設定されるような契約においても、ハードウエ
アの数をその設定条件の数にしたがって増大させる必要
がなく、合理的な規模のハードウエアでセルトラヒック
の監視を行うことができる。
定され、あるいは複数の異なるVPIについてそれぞれ別
の条件が設定されるような契約においても、ハードウエ
アの数をその設定条件の数にしたがって増大させる必要
がなく、合理的な規模のハードウエアでセルトラヒック
の監視を行うことができる。
第１図は本発明第一実施例装置のブロック構成図。 第２図は本発明第二実施例装置のブロック構成図。 第３図は本発明第三実施例装置の部分ブロック構成図。 第４図は従来例装置のブロック構成図。 第５図はセルの構成例を示す図。 第６図はセルが伝送路で多重化されている様子を示す
図。 第７図は二つのセル監視装置を必要とすることになる場
合の構成図。 11……被監視信号が入力する端子、12……セル検出回
路、13……遅延回路、14……カウンタ、15……閾値保持
回路、16……比較判定回路、17……判定出力が送出され
る端子、18……カウンタ制御回路、24……カウンタ、25
……閾値保持回路、26……比較判定回路、28……カウン
タ制御回路、31、32……論理和回路、35……VPI識別回
路、41……カウンタ手段の制御部、42、43……メモリ領
域、44、45……比較判定回路（CPUにより構成され
る）、56、57……カウンタ値制御部（CPUにより構成さ
れる）、51〜55……一時記憶用のメモリ。
図。 第７図は二つのセル監視装置を必要とすることになる場
合の構成図。 11……被監視信号が入力する端子、12……セル検出回
路、13……遅延回路、14……カウンタ、15……閾値保持
回路、16……比較判定回路、17……判定出力が送出され
る端子、18……カウンタ制御回路、24……カウンタ、25
……閾値保持回路、26……比較判定回路、28……カウン
タ制御回路、31、32……論理和回路、35……VPI識別回
路、41……カウンタ手段の制御部、42、43……メモリ領
域、44、45……比較判定回路（CPUにより構成され
る）、56、57……カウンタ値制御部（CPUにより構成さ
れる）、51〜55……一時記憶用のメモリ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−192648（ＪＰ，Ａ) 特開 平４−150346（ＪＰ，Ａ) 特開 平４−150347（ＪＰ，Ａ) 特開 平４−150349（ＪＰ，Ａ) 特開 平４−150350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (4)
- 【請求項１】被監視信号に同期しその信号中の有効セル
の有無を検出するセル検出回路（12）と、 このセル検出回路（12）の検出出力を入力としＳセル時
間後に第一の遅延出力を送出する遅延回路（13）と、 前記セル検出回路（12）の検出出力を加算入力とし前記
遅延出力を減算入力とする第一のカウンタ手段（14,1
8）と、 Ｓセル時間にわたる閾値（Ｙ）を保持する第一の閾値保
持回路（15）と、 この第一の閾値保持回路が保持する閾値（Ｙ）と前記第
一のカウンタ手段（14）の計数値とを比較し第一の判定
出力を送出する第一の比較判定回路（16）と を備えたセルトラヒック監視装置において、 前記遅延回路（13）にＴセル時間後（Ｔ＞Ｓ）に第二の
遅延出力を送出する端子を設け、 前記セル検出回路（12）の検出出力を加算入力とし前記
遅延出力を減算入力とする第二のカウンタ手段（24,2
8）と、 Ｔセル時間にわたる閾値（Ｘ）を保持する第二の閾値保
持回路（25）と、 この第二の閾値保持回路が保持する閾値（Ｘ）と前記第
二のカウンタ手段（24）の計数値とを比較し第二の判定
出力を送出する第二の比較判定回路（26）と を備えたことを特徴とするセルトラヒック監視装置。 - 【請求項２】被監視信号に同期しその信号中の有効セル
の有無を検出するセル検出回路と、 このセル検出回路の検出出力を入力とし設定された遅延
時間後に遅延出力を送出する遅延回路と、 前記セル検出回路の検出出力を加算入力とし前記遅延出
力を減算入力とするカウンタ手段と、 設定された遅延時間にわたる閾値を保持する閾値保持回
路と、 この閾値保持回路が保持する閾値と前記カウンタ手段の
計数値とを比較し判定出力を送出する比較判定回路と を備えたセルトラヒック監視装置において、 設定される遅延時間が、短い時間Ｓと長い時間Ｔとに区
分され、 前記セル検出回路により検出されたセルのバーチャルパ
ス番号（以下VPI（Virtual Path Identifier）という）
を識別する識別回路を備え、 前記遅延回路は、その入力に与えられるVPIを保持し遅
延出力にそのVPIを送出するとともに、複数の異なる遅
延時間が設定され、 前記カウンタ手段は、その計数値保持部は複数のVPI毎
に個別に設けられとともに、各遅延回路の遅延時間の異
なる出力毎にVPIおよび遅延時間を識別してこのメモリ
領域に計数値の加算および減算を行う制御部を含み、 前記閾値保持回路には複数のVPIおよび複数の遅延時間
に対応する複数の閾値が保持され、 前記比較判定回路は、複数のVPIおよび複数の遅延時間
について個別にそれぞれの閾値と比較し判定出力を送出
する構成である ことを特徴とするセルトラヒック監視装置。 - 【請求項３】前記カウンタ手段のうちの計数値保持部お
よび前記閾値保持回路は一つのメモリに複数のVPIおよ
び複数の遅延時間に対応させた表として保持された請求
項２記載のセルトラヒック監視装置。 - 【請求項４】前記遅延回路はFIFO（先入れ先出しメモ
リ）であり、 前記カウンタ手段のうちの制御部および前記比較判定回
路は一つのプログラム制御回路（CPU）により構成され
た 請求項３記載のセルトラヒック監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31973590A JP2873324B2 (ja) | 1990-11-22 | 1990-11-22 | セルトラヒック監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31973590A JP2873324B2 (ja) | 1990-11-22 | 1990-11-22 | セルトラヒック監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192647A JPH04192647A (ja) | 1992-07-10 |
| JP2873324B2 true JP2873324B2 (ja) | 1999-03-24 |
Family
ID=18113595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31973590A Expired - Fee Related JP2873324B2 (ja) | 1990-11-22 | 1990-11-22 | セルトラヒック監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2873324B2 (ja) |
-
1990
- 1990-11-22 JP JP31973590A patent/JP2873324B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192647A (ja) | 1992-07-10 |
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