JP2873325B2 - セルトラヒック監視装置 - Google Patents
セルトラヒック監視装置Info
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- JP2873325B2 JP2873325B2 JP31973690A JP31973690A JP2873325B2 JP 2873325 B2 JP2873325 B2 JP 2873325B2 JP 31973690 A JP31973690 A JP 31973690A JP 31973690 A JP31973690 A JP 31973690A JP 2873325 B2 JP2873325 B2 JP 2873325B2
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- cell
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケッ
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。
本発明は、あらかじめ契約されたトラヒックを越えて
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。
パケット通信網では、一つの中継点に一時に多数のセ
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は連続するＳセル時間内にＹ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばＳ＝
５、Ｙ＝３とすると、連続する５セル時間内に３セルま
で送信できるが、これを越えてセルを送信するとそのセ
ルは廃棄されることになる。このための監視および廃棄
はポリシングといわれ、パケット通信網の入口で自動的
にかつ継続的に実行される。
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は連続するＳセル時間内にＹ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばＳ＝
５、Ｙ＝３とすると、連続する５セル時間内に３セルま
で送信できるが、これを越えてセルを送信するとそのセ
ルは廃棄されることになる。このための監視および廃棄
はポリシングといわれ、パケット通信網の入口で自動的
にかつ継続的に実行される。
第３図は従来例装置のブロック構成図である。この回
路は本願出願人から特許出願（特願平２−130464号、本
願出願時において未公開）されている。この第３図に示
す回路は、連続する５セル時間に３セルまで送信できる
が４セル以上は許されないように監視する回路である。
路は本願出願人から特許出願（特願平２−130464号、本
願出願時において未公開）されている。この第３図に示
す回路は、連続する５セル時間に３セルまで送信できる
が４セル以上は許されないように監視する回路である。
第３図では端子11に被監視信号が入力する。セル検出
回路12はこの被監視信号に同期しその信号中に有効セル
があると検出出力を送出する。遅延回路13はこの検出出
力を入力とし、この遅延回路13はシフトレジスタにより
構成され、図外のクロック信号により１セル時間毎に１
段づつ図の右方向にシフトされる。すなわちこの遅延回
路13はその入力がＳセル時間後に遅延出力に送出され
る。アップダウン・カウンタ14の加算入力にはセル検出
回路12の検出回路が入力し、その減算入力には前記遅延
回路13の遅延出力が入力する。閾値保持回路15は契約に
より設定された閾値Ｙを保持する。この閾値Ｙと上記ア
ップダウン・カウンタ14の内容Ｄとを比較し、 Ｄ＞Ｙ ならば禁止出力を端子17に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
回路12はこの被監視信号に同期しその信号中に有効セル
があると検出出力を送出する。遅延回路13はこの検出出
力を入力とし、この遅延回路13はシフトレジスタにより
構成され、図外のクロック信号により１セル時間毎に１
段づつ図の右方向にシフトされる。すなわちこの遅延回
路13はその入力がＳセル時間後に遅延出力に送出され
る。アップダウン・カウンタ14の加算入力にはセル検出
回路12の検出回路が入力し、その減算入力には前記遅延
回路13の遅延出力が入力する。閾値保持回路15は契約に
より設定された閾値Ｙを保持する。この閾値Ｙと上記ア
ップダウン・カウンタ14の内容Ｄとを比較し、 Ｄ＞Ｙ ならば禁止出力を端子17に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
このように構成された回路ではアップダウン・カウン
タ14には、過去のＳセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値Ｙを越える
と禁止出力が端子17に送出される。端子17に禁止出力が
送出されると、図外の回路で伝送路上でいま検出された
セルは廃棄される。そのセルは廃棄されたのであるか
ら、カウンタ14の第一段の値は判定出力によりクリアさ
れる。
タ14には、過去のＳセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値Ｙを越える
と禁止出力が端子17に送出される。端子17に禁止出力が
送出されると、図外の回路で伝送路上でいま検出された
セルは廃棄される。そのセルは廃棄されたのであるか
ら、カウンタ14の第一段の値は判定出力によりクリアさ
れる。
ここで、この契約は一つの被監視信号について上記Ｓ
セル時間内にＹセル以内との条件の他に、きわめて長時
間Ｔセル時間内にＸセルを越えないという別の条件が同
時に設定される場合がある。またこのＴまたはＸはすべ
ての場合に共通の値でなく、通信経路別に異なる値に設
定されることがある。ここで通信経路（パス）は実経路
でもよいが、一般にはバーチャルパス（仮想のパス）で
あってそのバーチャルパス毎にセルのヘッダ（またはタ
グ）にバーチャルパス番号（この明細書では、VPI（Vir
tual Path Identifier）という）が付され、このVPI毎
に異なる監視条件が設定される。Ｔの値はたとえば数
万、Ｘの値はたとえば数百である。このような条件を設
定することは用意する伝送路の多重度を小さくするため
に通信業者にとってきわめて有利である。
セル時間内にＹセル以内との条件の他に、きわめて長時
間Ｔセル時間内にＸセルを越えないという別の条件が同
時に設定される場合がある。またこのＴまたはＸはすべ
ての場合に共通の値でなく、通信経路別に異なる値に設
定されることがある。ここで通信経路（パス）は実経路
でもよいが、一般にはバーチャルパス（仮想のパス）で
あってそのバーチャルパス毎にセルのヘッダ（またはタ
グ）にバーチャルパス番号（この明細書では、VPI（Vir
tual Path Identifier）という）が付され、このVPI毎
に異なる監視条件が設定される。Ｔの値はたとえば数
万、Ｘの値はたとえば数百である。このような条件を設
定することは用意する伝送路の多重度を小さくするため
に通信業者にとってきわめて有利である。
この従来例装置は、連続する任意の位相についてセル
時間Ｓにわたるセル数を監視できる優れた回路である
が、きわめて値の大きいセル時間Ｔについても条件が設
定され、これがVPI毎に別の値を設定する必要があるこ
とになると、それぞれVPI毎に異なる遅延時間を有する
遅延回路を設定した規模の大きい遅延回路を必要とし、
しかもVPI毎に個別のハードウエアを用意しなければな
らないから、前記従来回路を用いていたのではハードウ
エアが大きくなる欠点がある。
時間Ｓにわたるセル数を監視できる優れた回路である
が、きわめて値の大きいセル時間Ｔについても条件が設
定され、これがVPI毎に別の値を設定する必要があるこ
とになると、それぞれVPI毎に異なる遅延時間を有する
遅延回路を設定した規模の大きい遅延回路を必要とし、
しかもVPI毎に個別のハードウエアを用意しなければな
らないから、前記従来回路を用いていたのではハードウ
エアが大きくなる欠点がある。
本発明はこれを改良するもので、VPIの異なる値につ
いてそれぞれＳまたはＹが個別に設定されても簡単なハ
ードウエアで対応できるセルトラヒック監視装置を提供
することを目的とする。
いてそれぞれＳまたはＹが個別に設定されても簡単なハ
ードウエアで対応できるセルトラヒック監視装置を提供
することを目的とする。
本発明は多数の異なる値に対してまた多数の異なるVP
Iに対して一般的に適用できる構成であって、セル検出
回路により検出されたVPIを識別する識別回路を備え、
遅延回路は、その入力に与えられるVPIを保持し遅延出
力にそのVPIを送出する構成とするとともに、複数の異
なる遅延時間が設定され、カウンタ手段は複数のVPI毎
に個別に設けられ、閾値保持回路には複数のVPIおよび
複数の遅延時間に対応する複数の閾値が保持され、比較
判定回路は、複数のVPIおよび複数の遅延時間について
個別にそれぞれの閾値と比較し判定出力を送出する構成
とすることを特徴とする。
Iに対して一般的に適用できる構成であって、セル検出
回路により検出されたVPIを識別する識別回路を備え、
遅延回路は、その入力に与えられるVPIを保持し遅延出
力にそのVPIを送出する構成とするとともに、複数の異
なる遅延時間が設定され、カウンタ手段は複数のVPI毎
に個別に設けられ、閾値保持回路には複数のVPIおよび
複数の遅延時間に対応する複数の閾値が保持され、比較
判定回路は、複数のVPIおよび複数の遅延時間について
個別にそれぞれの閾値と比較し判定出力を送出する構成
とすることを特徴とする。
セル数の計数手段、計数値を格納しておくカウンタ手
段、閾値を格納しておく閾値保持回路、および閾値と格
納された計数値を比較判定する比較判定回路を複数設け
ることにより、複数の判定を並行して実行することがで
きる。
段、閾値を格納しておく閾値保持回路、および閾値と格
納された計数値を比較判定する比較判定回路を複数設け
ることにより、複数の判定を並行して実行することがで
きる。
また、VPIおよび遅延時間に対応させてそれぞれ計数
値および閾値をテーブルとして保持し、そのテーブルを
参照して比較判定を行うことにより、多数のVPIに対し
てそれぞれ異なる条件が設定されている場合にも合理的
な規模のハードウエアでセルトラヒックの監視を実行す
ることができる。
値および閾値をテーブルとして保持し、そのテーブルを
参照して比較判定を行うことにより、多数のVPIに対し
てそれぞれ異なる条件が設定されている場合にも合理的
な規模のハードウエアでセルトラヒックの監視を実行す
ることができる。
本発明の構成は第３図に示すような従来装置がすでに
設備されたノードに、あらたに時間の長い監視条件（T,
X）が設定される場合に有効である。
設備されたノードに、あらたに時間の長い監視条件（T,
X）が設定される場合に有効である。
第１図は本発明第一実施例装置のブロック構成図であ
る。この例は伝送路上に多重された多数の異なるVPIを
持つセルをそのVPI別に設定された条件で監視すること
を可能にするものである。
る。この例は伝送路上に多重された多数の異なるVPIを
持つセルをそのVPI別に設定された条件で監視すること
を可能にするものである。
セル検出回路12により検出されたセルについて、その
VPI（バーチャルパス番号）を識別する識別回路35を備
える。遅延回路13はその入力に与えられるVPIを保持し
遅延出力にそのVPIを送出する。上で説明した従来例で
は単に検出出力の有無を示すように１または０が保持さ
れていたが、この例ではVPI（例えば８ビットの信号）
が保持されるようになっている。さらにこの遅延回路13
は、複数の異なる遅延時間がそのタップから出力される
ように設定される。すなわちこの第１図ではタップは、
大きい値ＴについてTl、Tk、およびTnが例示されてい
る。
VPI（バーチャルパス番号）を識別する識別回路35を備
える。遅延回路13はその入力に与えられるVPIを保持し
遅延出力にそのVPIを送出する。上で説明した従来例で
は単に検出出力の有無を示すように１または０が保持さ
れていたが、この例ではVPI（例えば８ビットの信号）
が保持されるようになっている。さらにこの遅延回路13
は、複数の異なる遅延時間がそのタップから出力される
ように設定される。すなわちこの第１図ではタップは、
大きい値ＴについてTl、Tk、およびTnが例示されてい
る。
この装置ではカウンタ手段は、一点鎖線で示す制御部
41と、その計数値を保持する計数値保持部（メモリ領域
43のＣ欄）により構成される。すなわちカウンタ手段
は、複数のVPI毎に個別に設けられとともに、各遅延回
路の遅延時間の異なる出力毎にVPIおよび遅延時間を識
別してこのメモリ領域に計数値の加算および減算を行う
制御部41を含む。
41と、その計数値を保持する計数値保持部（メモリ領域
43のＣ欄）により構成される。すなわちカウンタ手段
は、複数のVPI毎に個別に設けられとともに、各遅延回
路の遅延時間の異なる出力毎にVPIおよび遅延時間を識
別してこのメモリ領域に計数値の加算および減算を行う
制御部41を含む。
閾値保持回路は、同じくこのメモリ領域43の中のＸ欄
が相当し、複数のVPIおよび複数の遅延時間に対応する
複数の閾値が保持される。さらに、比較判定回路45は、
複数のVPIおよび複数の遅延時間について個別にそれぞ
れ前記メモリ領域43をアクセスして、計数値と閾値とを
比較し判定出力を送出する構成である。
が相当し、複数のVPIおよび複数の遅延時間に対応する
複数の閾値が保持される。さらに、比較判定回路45は、
複数のVPIおよび複数の遅延時間について個別にそれぞ
れ前記メモリ領域43をアクセスして、計数値と閾値とを
比較し判定出力を送出する構成である。
前記カウンタ手段のうちの計数値保持部および前記閾
値保持回路は一つのメモリに複数のVPIおよび複数の遅
延時間に対応させた表として保持され、前記遅延回路13
はFIFO（先入れ先出しメモリ）であり、カウンタ手段の
うちの制御部41および比較判定回路45は一つのプログラ
ム制御回路（CPU）により構成される。
値保持回路は一つのメモリに複数のVPIおよび複数の遅
延時間に対応させた表として保持され、前記遅延回路13
はFIFO（先入れ先出しメモリ）であり、カウンタ手段の
うちの制御部41および比較判定回路45は一つのプログラ
ム制御回路（CPU）により構成される。
制御部41を説明すると、遅延回路13の各タップにはそ
れぞれそのタップ値を示すTl、Tk、Tn……などのように
固定的な値とともに、遅延回路13のそのタップから取り
込まれたVPIを一時的に記憶するメモリ53〜55を備え
る。カウンタ値制御部57はこのVPIを識別してVPI毎に、
かつタップ値Ｓ（ｉ）毎に、メモリ領域43にテーブルと
して整理格納する。このテーブルのＣ（ｉ）はそれぞれ
計数値であり、Ｘ（ｉ）はそれぞれ閾値である。比較判
定回路45は、新たな書込、厳密には新たな加算計数があ
ったこのテーブルの行について、その計数値と対応する
閾値との比較判定を行う。比較判定の結果、計数値が閾
値を越えるときにはそれは契約条件違反であり、端子17
に判定出力を送出する。端子17の信号は図外の回路で処
理され、そのときに検出されたセルは廃棄される。この
処理は１セル時間内に実行される。セルが廃棄された場
合には遅延回路13の第一桁の信号は廃棄されたものとし
て「０」（VPIがないとの意味）にクリアされる。
れぞれそのタップ値を示すTl、Tk、Tn……などのように
固定的な値とともに、遅延回路13のそのタップから取り
込まれたVPIを一時的に記憶するメモリ53〜55を備え
る。カウンタ値制御部57はこのVPIを識別してVPI毎に、
かつタップ値Ｓ（ｉ）毎に、メモリ領域43にテーブルと
して整理格納する。このテーブルのＣ（ｉ）はそれぞれ
計数値であり、Ｘ（ｉ）はそれぞれ閾値である。比較判
定回路45は、新たな書込、厳密には新たな加算計数があ
ったこのテーブルの行について、その計数値と対応する
閾値との比較判定を行う。比較判定の結果、計数値が閾
値を越えるときにはそれは契約条件違反であり、端子17
に判定出力を送出する。端子17の信号は図外の回路で処
理され、そのときに検出されたセルは廃棄される。この
処理は１セル時間内に実行される。セルが廃棄された場
合には遅延回路13の第一桁の信号は廃棄されたものとし
て「０」（VPIがないとの意味）にクリアされる。
このようにして、複数のVPI、複数の異なる遅延時
間、複数の異なる閾値について、並行してセルトラヒッ
クの監視を行うことができる。
間、複数の異なる閾値について、並行してセルトラヒッ
クの監視を行うことができる。
第２図は本発明第二実施例装置の説明図である。これ
は前記第二実施例で遅延回路13として利用したFIFOメモ
リを複数のFIFOメモリの縦続接続として構成したもので
ある。このように構成することにより、FIFOメモリのタ
ップを設けるために特殊な回路を用いる必要がなくな
り、汎用のハードウエアを用いて実現することができ
る。
は前記第二実施例で遅延回路13として利用したFIFOメモ
リを複数のFIFOメモリの縦続接続として構成したもので
ある。このように構成することにより、FIFOメモリのタ
ップを設けるために特殊な回路を用いる必要がなくな
り、汎用のハードウエアを用いて実現することができ
る。
さらに別の実施例として、前記各実施例でカウンタの
計数値Ｃ（ｉ）にそれぞれあらかじめ対応する閾値Ｘ
（ｉ）を入れておき、新たに検出されたセルについては
計数値を減算し、遅延回路の各遅延出力から得られるセ
ルについてはこの計数値を加算するように構成すると、
比較判定は計数値が０を越えて下回るか否かによって行
うことができることになる。したがって、メモリ領域が
節約されるとともに比較判定回路の構成が簡単になる利
点がある。本発明はこのように構成して実施することが
できる。
計数値Ｃ（ｉ）にそれぞれあらかじめ対応する閾値Ｘ
（ｉ）を入れておき、新たに検出されたセルについては
計数値を減算し、遅延回路の各遅延出力から得られるセ
ルについてはこの計数値を加算するように構成すると、
比較判定は計数値が０を越えて下回るか否かによって行
うことができることになる。したがって、メモリ領域が
節約されるとともに比較判定回路の構成が簡単になる利
点がある。本発明はこのように構成して実施することが
できる。
以上説明したように本発明によれば、複数の条件が設
定され、あるいは複数の異なるVPIについてそれぞれ別
の条件が設定されるような契約においても、ハードウエ
アの数をその設定条件の数にしたがって増大させる必要
がなく、合理的な規模のハードウエアでセルトラヒック
の監視を行うことができる。
定され、あるいは複数の異なるVPIについてそれぞれ別
の条件が設定されるような契約においても、ハードウエ
アの数をその設定条件の数にしたがって増大させる必要
がなく、合理的な規模のハードウエアでセルトラヒック
の監視を行うことができる。
第１図は本発明第一実施例装置のブロック構成図。 第２図は本発明第二実施例装置のブロック構成図。 第３図は従来装置のブロック構成図。 第４図はセルの構成例を示す図。 第５図はセルが伝送路で多重化されている様子を示す
図。 11……被監視信号が入力する端子、12……セル検出回
路、13……遅延回路、35……VPI識別回路、41……カウ
ンタ手段の制御部、43……メモリ領域、45……比較判定
回路（CPUにより構成される）、57……カウンタ値制御
部（CPUにより構成される）、53〜55……一時記憶用の
メモリ。
図。 11……被監視信号が入力する端子、12……セル検出回
路、13……遅延回路、35……VPI識別回路、41……カウ
ンタ手段の制御部、43……メモリ領域、45……比較判定
回路（CPUにより構成される）、57……カウンタ値制御
部（CPUにより構成される）、53〜55……一時記憶用の
メモリ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−91140（ＪＰ，Ａ) 特開 平４−150347（ＪＰ，Ａ) 特開 平４−150346（ＪＰ，Ａ) 特開 平４−150344（ＪＰ，Ａ) 1991年電子情報通信学会春季全国大会 Ｂ−698 1991年電子情報通信学会秋季全国大会 Ｂ−393 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (3)
- 【請求項１】被監視信号に同期しその信号中の有効セル
の有無を検出するセル検出回路と、 このセル検出回路の検出出力を入力とし設定された遅延
時間後に遅延出力を送出する遅延回路と、 前記セル検出回路の検出出力を加算入力とし前記遅延出
力を減算入力とするカウンタ手段と、 設定された遅延時間にわたる閾値を保持する閾値保持回
路と、 この閾値保持回路が保持する閾値と前記カウンタ手段の
計数値とを比較し判定出力を送出する比較判定回路と を備えたセルトラヒック監視装置において、 前記セル検出回路により検出されたセルのバーチャルパ
ス番号（以下VPI（Virtual Path Identifier）という）
を識別する識別回路を備え、 前記遅延回路は、その入力に与えられるVPIを保持し遅
延出力にそのVPIを送出するとともに、複数の異なる遅
延時間が設定され、 前記カウンタ手段は、その計数値保持部が数のVPI毎に
個別に設けられとともに、各遅延回路の遅延時間の異な
る出力毎にVPIおよび遅延時間を識別してこのメモリ領
域に計数値の加算および減算を行う制御部を含み、 前記閾値保持回路には複数のVPIおよび複数の遅延時間
に対応する複数の閾値が保持され、 前記比較判定回路は、複数のVPIおよび複数の遅延時間
について個別にそれぞれの閾値と比較し判定出力を送出
する手段を含む ことを特徴とするセルトラヒック監視装置。 - 【請求項２】前記カウンタ手段のうちの計数値保持部お
よび前記閾値保持回路は一つのメモリに複数のVPIおよ
び複数の遅延時間に対応させた表として保持された請求
項１記載のセルトラヒック監視装置。 - 【請求項３】前記遅延回路はFIFO（先入れ先出しメモ
リ）であり、 前記カウンタ手段のうちの制御部および前記比較判定回
路は一つのプログラム制御回路（CPU）により構成され
た 請求項２記載のセルトラヒック監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31973690A JP2873325B2 (ja) | 1990-11-22 | 1990-11-22 | セルトラヒック監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31973690A JP2873325B2 (ja) | 1990-11-22 | 1990-11-22 | セルトラヒック監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192648A JPH04192648A (ja) | 1992-07-10 |
| JP2873325B2 true JP2873325B2 (ja) | 1999-03-24 |
Family
ID=18113606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31973690A Expired - Fee Related JP2873325B2 (ja) | 1990-11-22 | 1990-11-22 | セルトラヒック監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2873325B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237865A (ja) * | 2005-02-23 | 2006-09-07 | Yamaha Corp | 通信装置 |
-
1990
- 1990-11-22 JP JP31973690A patent/JP2873325B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| １９９１年電子情報通信学会春季全国大会 Ｂ−６９８ |
| １９９１年電子情報通信学会秋季全国大会 Ｂ−３９３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192648A (ja) | 1992-07-10 |
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|---|---|---|---|
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