JPH04192648A - セルトラヒック監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケット
通信網の中で転送されるセル（この明細書では固定長の
パケットを「セル」という）のトラヒックを監視する技
術に関する。

本発明は、あらかじめ契約されたトラヒックを越えてセ
ルが送信されたときに、契約違反としてそのセルを廃棄
するポリシング（Ｐｏｌｉｃｉｎｇ、警察行為）に利用
する。

〔従来の技術〕

パケット通信網では、一つの中継点に一時に多数のセル
が集中的に到来すると円滑な運用ができなくなる。この
ためパケット通信網を運用する通信業者は利用者との契
約の中で、 ■　利用者は連続するＳセル時間内にＹ個のセルを越え
てセルの送信をしないこと、 ■　通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばＳ＝
５、Ｙ＝３とすると、連続する５セル時間内に３セルま
で送信できるが、これを越えてセルを送信するとそのセ
ルは廃棄されることになる。

このための監視および廃棄はポリシングといわれ、パケ
ット通信網の人口で自動的にかつ継続的に実行される。

第３図は従来例装置のブロック構成図である。

この回路は本願出願人から特許出願（特願平２−１３０
４６４号、本願出願時において未公開）されている。こ
の第３図に示す回路は、連続する５セル時間に３セルま
で送信できるが４セル以上は許されないように監視する
回路である。

第３図では端子１１に被監視信号が入力する。セル検出
回路１２はこの被監視信号に同期しその信号中に有効セ
ルがあると検出出力を送出する。遅延回路１３はこの検
出出力を入力とし、この遅延回路１３はシフトレジスタ
により構成され、図外のクロック信号により１セル時間
毎に１段づつ図の右方向にシフトされる。すなわちこの
遅延回路１３はその入力がＳセル時間後に遅延出力に送
出される。

アップダウン・カウンタ１４の加算入力にはセル検出回
路１２の検出出力が入力し、その減算入力には前記遅延
回路１３の遅延出力が入力する。閾値保持回路１５は契
約により設定された閾値Ｙを保持する。

この閾値Ｙと上記アップダウン・カウンタ１４の内容り
とを比較し、 ＡＹ ならば禁止出力を端子１７に送出する。この禁止出力に
より図外の装置でそのセルは廃棄される。

このように構成された回路ではアップダウン・カウンタ
１４には、過去のＳセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値Ｙを越える
と禁止出力が端子１７に送出される。端子１７に禁止出
力が送出されると、図外の回路で伝送路上でいま検出さ
れたセルは廃棄される。そのセルは廃棄されたのである
から、カウンタ１４の第一段の値は判定出力によりクリ
アされる。

ここで、この契約は一つの被監視信号について上記Ｓセ
ル時間内にＹセル以内との条件の他に、きわめて長時間
Ｔセル時間内にＸセルを越えないという別の条件が同時
に設定される場合がある。

またこのＴまたはＸはすべての場合に共通の値でなく、
通信経路側に異なる値に設定されることがある。ここで
通信経路（パス）は実経路でもよいが、一般にはバーチ
ャルバス（仮想のパス）であってそのバーチャルパス毎
にセルのヘッダ（またはタグ）にバーチャルバス番号（
この明細書では、ＶＰ　Ｉ　　（Ｖｉｒｔｕａｌ　Ｐａ
ｔｈ　Ｉｄｅｎｔｉｆｉｅｒ）という）が付され、この
ＶＰＩ毎に異なる監視条件が設定される。Ｔの値はたと
えば数百、Ｘの値はたとえば数百である。このような条
件を設定することは用意する伝送路の多重度を小さくす
るために通信業者にとってきわ狛て有利である。

〔発明が解決しようとする課題〕

この従来例装置は、連続する任意の位相についてセル時
間Ｓにわたるセル数を監視できる優れた回路であるが、
きわｔて値の大きいセル時間Ｔについても条件が設定さ
れ、これがＶＰＩ毎に別の値を設定する必要があること
になると、それぞれＶＰＩ毎に異なる遅延時間を有する
遅延回路を設定した規模の大きい遅延回路を必要とし、
しかもＶＰＩ毎に個別のハードウェアを用意しなければ
ならないから、前記従来回路を用いていたのではハード
ウェアが大きくなる欠点がある。

本発明はこれを改良するもので、ＶＰＩの異なる値につ
いてそれぞれＳまたはＹが個別に設定されても簡単なハ
ードウェアで対応できるセルトラヒック監視装置を提供
することを目的とする。

〔課題を解決するた杓の手段〕

本発明は多数の異なる値に対してまた多数の異なるＶＰ
Ｉに対して一般的に適用できる構成であって、セル検出
回路により検出されたＶＰＩを識別する識別回路を備え
、遅延回路は、その入力に与えられるＶＰＩを保持し遅
延８カにそのＶＰＩを送出する構成とするとともに、複
数の異なる遅延時間が設定され、カウンタ手段は複数の
ＶＰＩ毎に個別に設けられ、閾値保持回路には複数のＶ
ＰＩおよび複数の遅延時間に対応する複数の閾値が保持
され、比較判定回路は、複数のＶＰＩおよび複数の遅延
時間について個別にそれぞれの閾値と比較し判定出力を
送圧する構成とすることを特徴とする。

〔作用〕

セル数の計数手段、計数値を格納しておくカウンタ手段
、閾値を格納しておく閾値保持回路、および閾値と格納
された計数値を比較判定する比較判定回路を複数設ける
ことにより、複数の判定を並行して実行することができ
る。

また、ＶＰＩおよび遅延時間に対応させてそれぞれ計数
値および閾値をテーブルとして保持し、そのテーブルを
参照して比較判定を行うことにより、多数のＶＰＩに対
してそれぞれ異なる条件が設定されている場合にも合理
的な規模のハードウェアでセルトラヒックの監視を実行
することができる。

本発明の構成は第３図に示すような従来装置がすでに設
備されたノードに、あらたに時間の長い監視条件（Ｔ、
　Ｘ）が設定される場合に有効である。

〔実施例〕 第１図は本発明第一実施例装置のブロック構成図である
。この例は伝送路上に多重された多数の異なるＶＰＩを
持つセルをそのＶＰＩ別に設定された条件で監視するこ
とを可能にするものである。

セル検出回路１２により検出されたセルについて、その
ＶＰＩ（バーチャルバス番号）を識別する識別回路３５
を備える。遅延回路１３はその入力に与えられるＶＰＩ
を保持し遅延出力にそのＶＰＩを送出する。上で説明し
た従来例では単に検出出力の有無を示すように１または
０が保持されていたが、この例ではＶＰＩ（例えば８ビ
ツトの信号）が保持されるようになっている。さらにこ
の遅延回路１３は、複数の異なる遅延時間がそのタップ
から出力されるように設定される。すなわちこの第１図
ではタップは、大きい値ＴについてＴＡ、Ｔｋ。

およびＴｎが例示されている。

この装置ではカウンタ手段は、−点鎖線で示す制御部４
１と、その計数値を保持する計数値保持部（メモリ領域
４３のＣ欄）により構成される。すなわちカウンタ手段
は、複数のＶＰＩ毎に個別に設けられとともに、各遅延
回路の遅延時間の異なる出力毎にＶＰＩおよび遅延時間
を識別してこのメモリ領域に計数値の加算および減算を
行う制御部４１を含む。

閾値保持回路は、同じくこのメモリ領域４３の中のＸ欄
が相当し、複数のＶＰＩおよび複数の遅延時間に対応す
る複数の閾値が保持される。さらに、比較判定回路４５
は、複数のＶＰＩおよび複数の遅延時間について個別に
それぞれ前記メモリ領域４３をアクセスして、計数値と
閾値とを比較し判定出力を送出する構成である。

前記カウンタ手段のうちの計数値保持部および前記閾値
保持回路は一つのメモリに複数のＶＰＩおよび複数の遅
延時間に対応させた表として保持され、前記遅延回路１
３はＦＩＦＯ（先入れ先出しメモリ）であり、カウンタ
手段のうちの制御部４１および比較判定回路４５は一つ
のプログラム制御回路（ＣＰＵ）により構成される。

制御部４１を説明すると、遅延回路１３の各タップには
それぞれそのタップ値を示すＴβ、ＴｋＳＴｎ・・・・
・・などのように固定的な値とともに、遅延回路１３の
そのタップから取り込まれたＶＰＩを一時的に記憶する
メモリ５３〜５５を備える。カウンタ値制御部５７はこ
のＶＰＩを識別してＶＰＩ毎に、かつタップ値５（１）
毎に、メモリ領域４３にテーブルとして整理格納する。

このテーブルのＣ（１）はそれぞれ計数値であり、Ｘ　
（ｉ）はそれぞれ閾値である。比較判定部４５は、新た
な書込、厳密には新たな加算計数があったこのテーブル
の行について、その計数値と対応する閾値との比較判定
を行う。比較判定の結果、計数値が閾値を越えるときに
はそれは契約条件違反であり、端子１７に判定出力を送
出する。端子１７の信号は図外の回路で処理され、その
ときに検出されたセルは廃棄される。この処理は１セル
時間内に実行される。セルが廃棄された場合には遅延回
路１３の第−桁の信号は廃棄されたものとしてｒａ」　
（ＶＰＩがないとの意味）にクリアされる。

このようにして、複数のＶＰＩ、複数の異なる遅延時間
、複数の異なる閾値について、並行してセルトラヒック
の監視を行うことができる。

第２図は本発明第二実施例装置の説胡図である。

これは前記第二実施例で遅延回路１３として利用したＦ
ＩＦＯメモリを複数のＦＩＦＯメモリの縦続接続として
構成したものである。このように構成することにより、
ＦＩＦＯメモリのタップを設けるた於に特殊な回路を用
いる必要がなくなり、汎用のハードウェアを用いて実現
することができる。

さらに別の実施例として、前記各実施例でカウンタの計
数値Ｃ（ｉ）にそれぞれあらかじめ対応する閾値Ｘ（ｉ
）を入れておき、新たに検出されたセルについては計数
値を減算し、遅延回路の各遅延出力から得られるセルに
ついてはこの計数値を加算するように構成すると、比較
判定は計数値が０を越えて下回るか否かによって行うこ
とができることになる。したがって、メモリ領域が節約
されるとともに比較判定回路の構成が簡単になる利点が
ある。本発明はこのように構成して実施することができ
る。

〔発明の効果〕

以上説明したように本発明によれば、複数の条件が設定
され、あるいは複数の異なるＶＰＩについてそれぞれ別
の条件が設定されるような契約においても、ハードウェ
アの数をその設定条件の数にしたがって増大させる必要
がなく、合理的な規模のハードウェアでセルトラヒック
の監視を行うことができる。

【図面の簡単な説明】

第１図は本発明第一実施例装置のブロック構成図。 第２図は本発明第二実施例装置のブロック構成図。 第３図は従来例装置のブロック構成図。 第４図はセルの構成例を示す図。 第５図はセルが伝送路で多重化されている様子を示す図
。 １１・・・被監視信号が入力する端子、１２・・・セル
検出回路、１３・・・遅延回路、３５・・・ＶＰＩ識別
回路、４１・・・カウンタ手段の制御部、４３・・・メ
モリ領域、４５・・・比較判定回路（ＣＰＵにより構成
される）、５７・・・カウンタ値制御部（ＣＰＵにより
構成される）、５３〜５５・・・−時記憶用のメモリ。 特許出願人　日本電信電話株式会社 代理人　弁理士　　井　出　直　孝 （ほか１名） 第２図 従来例 第３図

Claims (1)

1. 【特許請求の範囲】 １、被監視信号に同期しその信号中の有効セルの有無を
   検出するセル検出回路と、 このセル検出回路の検出出力を入力とし設定された遅延
   時間後に遅延出力を送出する遅延回路と、前記セル検出
   回路の検出出力を加算入力とし前記遅延出力を減算入力
   とするカウンタ手段と、設定された遅延時間にわたる閾
   値を保持する閾値保持回路と、 この閾値保持回路が保持する閾値と前記カウンタ手段の
   計数値とを比較し判定出力を送出する比較判定回路と を備えたセルトラヒック監視装置において、前記セル検
   出回路により検出されたセルのバーチャルバス番号（以
   下ＶＰＩ（ＶｉｒｔｕａｌＰａｔｈＩｄｅｎｔｉｆｉｅ
   ｒ）という）を識別する識別回路を備え、前記遅延回路
   は、その入力に与えられるＶＰＩを保持し遅延出力にそ
   のＶＰＩを送出するとともに、複数の異なる遅延時間が
   設定され、 前記カウンタ手段は、その計数値保持部が複数のＶＰＩ
   毎に個別に設けられとともに、各遅延回路の遅延時間の
   異なる出力毎にＶＰＩおよび遅延時間を識別してこのメ
   モリ領域に計数値の加算および減算を行う制御部を含み
   、 前記閾値保持回路には複数のＶＰＩおよび複数の遅延時
   間に対応する複数の閾値が保持され、前記比較判定回路
   は、複数のＶＰＩおよび複数の遅延時間について個別に
   それぞれの閾値と比較し判定出力を送出する手段を含む ことを特徴とするセルトラヒック監視装置。 ２、前記カウンタ手段のうちの計数値保持部および前記
   閾値保持回路は一つのメモリに複数のＶＰＩおよび複数
   の遅延時間に対応させた表として保持された請求項１記
   載のセルトラヒック監視装置。 ３、前記遅延回路はＦＩＦＯ（先入れ先出しメモリ）で
   あり、 前記カウンタ手段のうちの制御部および前記比較判定回
   路は一つのプログラム制御回路（ＣＰＵ）により構成さ
   れた 請求項２記載のセルトラヒック監視装置。