JP2916604B2 - セルトラヒック監視装置 - Google Patents
セルトラヒック監視装置Info
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- JP2916604B2 JP2916604B2 JP27301090A JP27301090A JP2916604B2 JP 2916604 B2 JP2916604 B2 JP 2916604B2 JP 27301090 A JP27301090 A JP 27301090A JP 27301090 A JP27301090 A JP 27301090A JP 2916604 B2 JP2916604 B2 JP 2916604B2
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- cell
- vpi
- counter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケッ
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。
本発明は、あらかじめ契約されたトラヒックを越えて
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。
パケット通信網では、一つの中継点に一時に多数のセ
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は各セルのヘッダに設定されるバーチャル・
パス番号（Virtual Path Identifier,この明細書では
「VPI」という）毎にｍセル時間内にｎ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばｍ＝
３、ｎ＝１とすると、３セル時間内に同じVPIのセルを
１セルだけ送信できるが、これを越えて同じVPIのセル
を送信するとそのセルは廃棄されることになる。このた
めの監視および廃棄はポリシングといわれ、パケット通
信網の入口で自動的にかつ継続的に実行される。
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は各セルのヘッダに設定されるバーチャル・
パス番号（Virtual Path Identifier,この明細書では
「VPI」という）毎にｍセル時間内にｎ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばｍ＝
３、ｎ＝１とすると、３セル時間内に同じVPIのセルを
１セルだけ送信できるが、これを越えて同じVPIのセル
を送信するとそのセルは廃棄されることになる。このた
めの監視および廃棄はポリシングといわれ、パケット通
信網の入口で自動的にかつ継続的に実行される。
従来のこのための装置として、第10図に示すものが知
られている。これは、リーキーバケット方式として知ら
れるもので、米国学会IEEEの雑誌（J.S.Turner,“New D
irections in Communications"IEEE Communication Mag
azine Vol.24,No.10,pp8−15,1986）に分かり易い説明
がある。
られている。これは、リーキーバケット方式として知ら
れるもので、米国学会IEEEの雑誌（J.S.Turner,“New D
irections in Communications"IEEE Communication Mag
azine Vol.24,No.10,pp8−15,1986）に分かり易い説明
がある。
第10図で端子１には被監視信号が入力する。セル検出
回路２はこの被監視信号に同期しその信号中の有効セル
を検出する。VPI識別回路３はこのセル検出回路２によ
り検出された有効セルのVPIを識別する。VPIはここでは
ａ〜ｉである。識別出力は、各VPI毎に網けられたアッ
プダウン・カウンタ4a〜4iの加算入力にそれぞれ分配さ
れ、識別出力がある毎すなわちVPIが識別される毎に対
応するアップダウン・カウンタの内容が＋１加算され
る。一方このアップダウン・カウンタ4a〜4iの減算入力
にはそれぞれ減算制御回路5a〜5iから減算信号が入力す
る。これは、タイマ８からの信号にしたがってｍセル時
間毎に発生される。このｍおよびｎは上述の利用者との
契約により随意に設定された値であり、上例のようにVP
I＝ａについて、いまｍ＝３、ｎ＝１とすると、３セル
時間毎にアップダウン・カウンタの内容が−１される。
閾値保持回路7a〜7iにはあらかじめ設定された閾値ｎ＝
１が保持されている。判定回路6a〜6iはそれぞれアップ
ダウン・カウンタ4a〜4iの値と閾値保持回路7a〜7iに保
持されている閾値とを比較して、この閾値を越えるとき
に端子9a〜9iに禁止出力を送出する。この禁止出力によ
り伝送路上ではセルが廃棄される。
回路２はこの被監視信号に同期しその信号中の有効セル
を検出する。VPI識別回路３はこのセル検出回路２によ
り検出された有効セルのVPIを識別する。VPIはここでは
ａ〜ｉである。識別出力は、各VPI毎に網けられたアッ
プダウン・カウンタ4a〜4iの加算入力にそれぞれ分配さ
れ、識別出力がある毎すなわちVPIが識別される毎に対
応するアップダウン・カウンタの内容が＋１加算され
る。一方このアップダウン・カウンタ4a〜4iの減算入力
にはそれぞれ減算制御回路5a〜5iから減算信号が入力す
る。これは、タイマ８からの信号にしたがってｍセル時
間毎に発生される。このｍおよびｎは上述の利用者との
契約により随意に設定された値であり、上例のようにVP
I＝ａについて、いまｍ＝３、ｎ＝１とすると、３セル
時間毎にアップダウン・カウンタの内容が−１される。
閾値保持回路7a〜7iにはあらかじめ設定された閾値ｎ＝
１が保持されている。判定回路6a〜6iはそれぞれアップ
ダウン・カウンタ4a〜4iの値と閾値保持回路7a〜7iに保
持されている閾値とを比較して、この閾値を越えるとき
に端子9a〜9iに禁止出力を送出する。この禁止出力によ
り伝送路上ではセルが廃棄される。
第11図はこの従来例装置を説明するタイムチャートで
あり、第11図（ａ）はアップダウン・カウンタ4aの値、
同図（ｂ）は有効セルＣが検出されたタイミング、同図
（ｃ）は減算のタイミングをそれぞれ示す。アップダウ
ン・カウンタ4aは３セル時間毎に１だけ減算され、アッ
プダウン・カウンタ4aの値が３を越えるとそのセルは廃
棄される。ここで、アップダウン・カウンタは零を限度
とする計数を行うものであって、有効セルが連続して到
来しない場合にも負の値になることはない。カウンタの
減算は長時間の平均セル検出レートに対応し、閾値は短
時間のセル検出の偏りを示す。
あり、第11図（ａ）はアップダウン・カウンタ4aの値、
同図（ｂ）は有効セルＣが検出されたタイミング、同図
（ｃ）は減算のタイミングをそれぞれ示す。アップダウ
ン・カウンタ4aは３セル時間毎に１だけ減算され、アッ
プダウン・カウンタ4aの値が３を越えるとそのセルは廃
棄される。ここで、アップダウン・カウンタは零を限度
とする計数を行うものであって、有効セルが連続して到
来しない場合にも負の値になることはない。カウンタの
減算は長時間の平均セル検出レートに対応し、閾値は短
時間のセル検出の偏りを示す。
この従来例装置は、原理的であって柔軟な運用もでき
る有効なものであるが、アップダウン・カウンタ、閾値
保持回路、判定回路および減算制御回路がそれぞれVPI
毎に個別に必要であり、VPIの数が多い実用的なパケッ
ト通信網で利用する場合にはハードウエア量が大きくな
る欠点がある。また、パケット通信網が高速化されると
各ハードウエアはそれぞれ高速の素子を必要とすること
になる。
る有効なものであるが、アップダウン・カウンタ、閾値
保持回路、判定回路および減算制御回路がそれぞれVPI
毎に個別に必要であり、VPIの数が多い実用的なパケッ
ト通信網で利用する場合にはハードウエア量が大きくな
る欠点がある。また、パケット通信網が高速化されると
各ハードウエアはそれぞれ高速の素子を必要とすること
になる。
本発明はこれを改良するもので、VPIの数が多くなっ
てもハードウエアを小型に構成することができるととも
に、通信が高速化されても対応することができるセルト
ラヒック監視装置を提供することを目的とする。
てもハードウエアを小型に構成することができるととも
に、通信が高速化されても対応することができるセルト
ラヒック監視装置を提供することを目的とする。
本発明は、複数のVPIについて前記カウンタ値および
閾値を対応表として一つの記憶回路に保持し、判定制御
手段が、複数のVPIについて共通に設けられ、この対応
表を参照しかつ書換えるように構成された一つのプログ
ラム制御回路により構成されたことを特徴とする。
閾値を対応表として一つの記憶回路に保持し、判定制御
手段が、複数のVPIについて共通に設けられ、この対応
表を参照しかつ書換えるように構成された一つのプログ
ラム制御回路により構成されたことを特徴とする。
記憶回路は前記対応表をVPIによりアクセスできる連
想メモリ手段を含む構成とすることにより通信速度の高
速化に対応することができる。
想メモリ手段を含む構成とすることにより通信速度の高
速化に対応することができる。
プログラム制御回路に設定されたカウンタ制御手段
は、前記セル検出回路で有効セルが検出されたVPIに限
り前記減算を行う構成とすることにより、記憶回路への
アクセス頻度を著しく小さくして、通信速度の高速化に
対応することができる。
は、前記セル検出回路で有効セルが検出されたVPIに限
り前記減算を行う構成とすることにより、記憶回路への
アクセス頻度を著しく小さくして、通信速度の高速化に
対応することができる。
VPI毎にカウンタ手段を個別に設けることなく、一つ
の記憶回路に、VPIと、カウンタ値と、閾値とを対応さ
せた対応表を設定する。カウンタ制御手段および判定回
路は一つのプログラム制御回路により構成され、この対
応表を参照してその内容を読出しまたその内容を書換え
ることによりセルの廃棄についての判定およびカウンタ
の加算減算処理が実行される。
の記憶回路に、VPIと、カウンタ値と、閾値とを対応さ
せた対応表を設定する。カウンタ制御手段および判定回
路は一つのプログラム制御回路により構成され、この対
応表を参照してその内容を読出しまたその内容を書換え
ることによりセルの廃棄についての判定およびカウンタ
の加算減算処理が実行される。
したがって、VPIの数が多くなっても対応表の行数が
大きくなるだけであって、ハードウエアを別に増設する
必要がなくなる。
大きくなるだけであって、ハードウエアを別に増設する
必要がなくなる。
さらに連想メモリを用いることにより、対応表が記憶
された記憶回路へのアクセスが簡単化されて高速化に対
処できる。
された記憶回路へのアクセスが簡単化されて高速化に対
処できる。
第１図は本発明第一実施例装置のブロック構成図であ
る。この装置は、端子１に被監視信号が入力する。被監
視信号はパケット通信網の一つのノードを通過する伝送
信号である。端子１の信号は被監視信号に同期しその信
号中の有効セルを検出するセル検出回路２に入力する。
このセル検出回路２により検出された有効セルはそのVP
IがVPI識別回路３により識別される。本発明の装置で
は、各VPI毎のカウンタ値および閾値は、一つの記憶回
路12にVPI毎の対応表として記憶設定される。また、こ
のカウンタ値を前記セル検出回路２により対応するVPI
の有効セルが検出される度に加算を行いVPI毎にあらか
じめ設定されたセル時間毎にあらかじめ設定されたセル
の数だけ減算を行うカウンタ制御手段と、カウンタ値が
対応する閾値を越えるとき禁止信号を送出する判定手段
とが、この対応表を参照しかつ書換えを行うように構成
され、複数のVPIについて共通に設けられた一つの制御
判定回路10としてプログラム制御回路により構成された
ことを特徴とする。制御判定回路10の禁止出力は端子９
に送出され、そのときのVPIは端子11に送出される。ま
た制御判定回路10にはタイマ回路からクロック信号が供
給される。
る。この装置は、端子１に被監視信号が入力する。被監
視信号はパケット通信網の一つのノードを通過する伝送
信号である。端子１の信号は被監視信号に同期しその信
号中の有効セルを検出するセル検出回路２に入力する。
このセル検出回路２により検出された有効セルはそのVP
IがVPI識別回路３により識別される。本発明の装置で
は、各VPI毎のカウンタ値および閾値は、一つの記憶回
路12にVPI毎の対応表として記憶設定される。また、こ
のカウンタ値を前記セル検出回路２により対応するVPI
の有効セルが検出される度に加算を行いVPI毎にあらか
じめ設定されたセル時間毎にあらかじめ設定されたセル
の数だけ減算を行うカウンタ制御手段と、カウンタ値が
対応する閾値を越えるとき禁止信号を送出する判定手段
とが、この対応表を参照しかつ書換えを行うように構成
され、複数のVPIについて共通に設けられた一つの制御
判定回路10としてプログラム制御回路により構成された
ことを特徴とする。制御判定回路10の禁止出力は端子９
に送出され、そのときのVPIは端子11に送出される。ま
た制御判定回路10にはタイマ回路からクロック信号が供
給される。
記憶回路12には、VPIに対応してカウンタ値および閾
値が対応表として記憶されるほかに、m1セル時間に１だ
け減算すべきVPIのリスト、m2セル時間に１だけ減算す
べきVPIのリスト、さらに一般的にはmi時間に１だけ減
算すべきVPIのリストが記憶されている。
値が対応表として記憶されるほかに、m1セル時間に１だ
け減算すべきVPIのリスト、m2セル時間に１だけ減算す
べきVPIのリスト、さらに一般的にはmi時間に１だけ減
算すべきVPIのリストが記憶されている。
第２図はこの第一実施例装置の判定動作を示すフロー
チャートである。有効セルが検出されるとそのVPIが識
別される。このVPI（その値をｘとする）が識別される
と、制御判定回路10は記憶回路12のこの識別されたVPI
のアドレスにアクセスして、対応表に記入されているカ
ウンタ値（Count（ｘ））および閾値（Th（ｘ））を読
出す。読出したカウンタ値に１を加算する。つまりその
VPIについて有効セルが検出されたのであるからカウン
タ値を１加算する。この加算した結果が閾値を越えてい
るかを判定する。越えていれば契約条件に基づいてその
セルを廃棄するように禁止出力を端子９に送出する。越
えていなければそのセルの転送処理を実行して、加算さ
れたカウンタ値を記憶回路12の元のアドレスに戻す。
チャートである。有効セルが検出されるとそのVPIが識
別される。このVPI（その値をｘとする）が識別される
と、制御判定回路10は記憶回路12のこの識別されたVPI
のアドレスにアクセスして、対応表に記入されているカ
ウンタ値（Count（ｘ））および閾値（Th（ｘ））を読
出す。読出したカウンタ値に１を加算する。つまりその
VPIについて有効セルが検出されたのであるからカウン
タ値を１加算する。この加算した結果が閾値を越えてい
るかを判定する。越えていれば契約条件に基づいてその
セルを廃棄するように禁止出力を端子９に送出する。越
えていなければそのセルの転送処理を実行して、加算さ
れたカウンタ値を記憶回路12の元のアドレスに戻す。
第３図はこの第一実施例装置のカウンタ制御動作を示
すフローチャートである。すなわち制御判定回路は上の
判定動作とは別に、クロック信号に基づきmiセル時間毎
に減算するVPIのリストを読出し、そのリストにあるVPI
について対応表からカウンタ値を読出し、そのカウンタ
値に１を減算してそのカウンタ値をその対応表へ戻す。
この減算演算は零までを限度としカウンタ値が負になる
ことがない非負演算である。
すフローチャートである。すなわち制御判定回路は上の
判定動作とは別に、クロック信号に基づきmiセル時間毎
に減算するVPIのリストを読出し、そのリストにあるVPI
について対応表からカウンタ値を読出し、そのカウンタ
値に１を減算してそのカウンタ値をその対応表へ戻す。
この減算演算は零までを限度としカウンタ値が負になる
ことがない非負演算である。
このように本発明によれば、VPI毎にハードウエアを
設ける必要がなくなり装置全体を小型化することができ
る。一つの被監視信号からは同一VPIの複数の有効セル
が同時に検出されることはないから、この処理は１セル
時間内に実行すれば到来するセルについて次々に連続し
て処理を行うことができる。ちなみに、150Mb/sの伝送
路では１セル時間は2.7μＳであるから、チップ形のCPU
で対応することができる。
設ける必要がなくなり装置全体を小型化することができ
る。一つの被監視信号からは同一VPIの複数の有効セル
が同時に検出されることはないから、この処理は１セル
時間内に実行すれば到来するセルについて次々に連続し
て処理を行うことができる。ちなみに、150Mb/sの伝送
路では１セル時間は2.7μＳであるから、チップ形のCPU
で対応することができる。
第４図および第５図は本発明第二実施例装置の説明図
である。この第二実施例装置はその装置構成は第１図で
説明した第一実施例装置と同等であるが、その記憶回路
12に記憶するテーブルを複数の表について共通化すると
ともに、記憶内容をキーにより読出すことが可能な連想
メモリを利用したところに特徴がある。
である。この第二実施例装置はその装置構成は第１図で
説明した第一実施例装置と同等であるが、その記憶回路
12に記憶するテーブルを複数の表について共通化すると
ともに、記憶内容をキーにより読出すことが可能な連想
メモリを利用したところに特徴がある。
一般の記憶回路ではデータが記憶されている物理的場
所をアドレスとしていて、アドレスを与えるとそのアド
レスに格納されているデータが読出される。ここでいう
連想メモリでは、物理的場所としてのアドレスではな
く、そこに格納されているデータの一部がキーとしてア
クセスに利用される。ここではVPIをキーとするとそのV
PIが格納されているアドレスがアクセスされて、そのVP
Iに対応する各種のパラメタを読出すことができる。
所をアドレスとしていて、アドレスを与えるとそのアド
レスに格納されているデータが読出される。ここでいう
連想メモリでは、物理的場所としてのアドレスではな
く、そこに格納されているデータの一部がキーとしてア
クセスに利用される。ここではVPIをキーとするとそのV
PIが格納されているアドレスがアクセスされて、そのVP
Iに対応する各種のパラメタを読出すことができる。
第４図は連想メモリを利用する場合の対応表の一例を
示す。第５図は連想メモリの論理を説明する図である。
ここで連想メモリとは記憶されているデータの一部と、
入力キーとして与えられた値とが一致したときに、その
アドレスのデータを読出す記憶回路である。第５図で入
力キーとしていま「10 11 0011」というデータを与
えたものとする。これは記憶回路の各アドレスに記憶さ
れているデータの一部の桁に対応する。この入力キーが
与えられると、各アドレス毎にこの入力キーとそのアド
レスに記憶されているデータの対応する桁とを比較す
る。データｙでは入力キーとその対応桁の内容は一部で
一致しても全体が一致しない。つまり不一致である。こ
れを順にすすめデータｘで一致があった。入力キーのす
べての桁が一致すると、アンド回路に一致出力が得られ
る。一致出力があったアドレスについてそのアドレスに
記憶されているデータが全桁にわたり読出される。
示す。第５図は連想メモリの論理を説明する図である。
ここで連想メモリとは記憶されているデータの一部と、
入力キーとして与えられた値とが一致したときに、その
アドレスのデータを読出す記憶回路である。第５図で入
力キーとしていま「10 11 0011」というデータを与
えたものとする。これは記憶回路の各アドレスに記憶さ
れているデータの一部の桁に対応する。この入力キーが
与えられると、各アドレス毎にこの入力キーとそのアド
レスに記憶されているデータの対応する桁とを比較す
る。データｙでは入力キーとその対応桁の内容は一部で
一致しても全体が一致しない。つまり不一致である。こ
れを順にすすめデータｘで一致があった。入力キーのす
べての桁が一致すると、アンド回路に一致出力が得られ
る。一致出力があったアドレスについてそのアドレスに
記憶されているデータが全桁にわたり読出される。
第４図に戻ってここでは各アドレスに第４図に示すよ
うなデータが記憶されていて、VPI識別回路で識別され
たVPIを入力キーとしてこの記憶回路をアクセスする
と、その該当桁が識別されたVPIと一致するときそのア
ドレスのすべてのデータ、すなわちｎ値、カウンタ値、
閾値が読出される。このようにすると、VPIを記憶回路
のアドレスに変換する操作が不要になり、きわめて短時
間に記憶回路の該当するアドレスの内容を読出すことが
できる。
うなデータが記憶されていて、VPI識別回路で識別され
たVPIを入力キーとしてこの記憶回路をアクセスする
と、その該当桁が識別されたVPIと一致するときそのア
ドレスのすべてのデータ、すなわちｎ値、カウンタ値、
閾値が読出される。このようにすると、VPIを記憶回路
のアドレスに変換する操作が不要になり、きわめて短時
間に記憶回路の該当するアドレスの内容を読出すことが
できる。
この第二実施例装置では、セル検出回路２で有効セル
が検出され、その有効セルのVPIがVPI識別回路３で識別
されると、そのVPIを入力キーとして連想メモリにより
構成された記憶回路12をアクセスし、その入力キーと一
致があるアドレスのデータを読出す。そのデータのカウ
ンタ値に１加算を行い、同時に読出された閾値と比較し
て閾値を越えていれば廃棄のための禁止信号を送出す
る。カウンタ値の減算については、セル時間ｍをキーと
して記憶回路12をアクセスし、対応するカウンタ値を１
つ減算することにより行う。第二実施例装置では、VPI
あるいはセル時間ｍをキーとして与えて記憶回路12をア
クセスするので、記憶回路のアクセス時間を短縮するこ
とができる。
が検出され、その有効セルのVPIがVPI識別回路３で識別
されると、そのVPIを入力キーとして連想メモリにより
構成された記憶回路12をアクセスし、その入力キーと一
致があるアドレスのデータを読出す。そのデータのカウ
ンタ値に１加算を行い、同時に読出された閾値と比較し
て閾値を越えていれば廃棄のための禁止信号を送出す
る。カウンタ値の減算については、セル時間ｍをキーと
して記憶回路12をアクセスし、対応するカウンタ値を１
つ減算することにより行う。第二実施例装置では、VPI
あるいはセル時間ｍをキーとして与えて記憶回路12をア
クセスするので、記憶回路のアクセス時間を短縮するこ
とができる。
第６図は本発明第三実施例装置のブロック構成図であ
る。この第三実施例装置では大略は前記第一実施例装置
と同等であるが、カウンタ制御に特徴がある。すなわ
ち、記憶回路12にはVPIに対応してカウンタ値および閾
値のほかに、減算ファクタおよび前セルの検出時刻が記
録される。またタイマ８は単なるクロック信号だけでな
く絶対時刻を送出する。
る。この第三実施例装置では大略は前記第一実施例装置
と同等であるが、カウンタ制御に特徴がある。すなわ
ち、記憶回路12にはVPIに対応してカウンタ値および閾
値のほかに、減算ファクタおよび前セルの検出時刻が記
録される。またタイマ８は単なるクロック信号だけでな
く絶対時刻を送出する。
この構成では、VPIが識別され判定が行われるまで定
常的なカウンタ値の減算を省略する。前記第一実施例で
は契約に基づくセル間隔で定常的にカウンタ値を減算す
る操作を行っているが、この第三実施例では、この定常
的な減算操作を保留しておき、その代わりにVPIが識別
された時刻をその対応表の中に記録しておく。そして次
にVPIが識別されたときに前の識別された時刻と現在の
時刻との差を演算し、その経過時間からカウンタ値をど
れだけ減算すべきかを計算し、その計算の結果を利用し
て現在のカウンタ値を求め、その現在のカウンタ値と閾
値との比較判定を行う。
常的なカウンタ値の減算を省略する。前記第一実施例で
は契約に基づくセル間隔で定常的にカウンタ値を減算す
る操作を行っているが、この第三実施例では、この定常
的な減算操作を保留しておき、その代わりにVPIが識別
された時刻をその対応表の中に記録しておく。そして次
にVPIが識別されたときに前の識別された時刻と現在の
時刻との差を演算し、その経過時間からカウンタ値をど
れだけ減算すべきかを計算し、その計算の結果を利用し
て現在のカウンタ値を求め、その現在のカウンタ値と閾
値との比較判定を行う。
第７図はこの第三実施例装置の動作を説明するフロー
チャートである。すなわち、VPIの識別が行われると記
憶回路12のそのVPIの行にアクセスし、その内容を読出
す。前セル検出からの経過時間を計算し、この経過時間
に減算ファクタを掛けて、カウンタ値から減算すべき数
を求める。この数をカウンタ値から減算してそれを現在
のカウンタ値とする。ただしこの演算は負になることは
ない非負演算である。その現在のカウンタ値と閾値とを
比較して、閾値を越えていればセルを廃棄し閾値以内で
あればセルの転送処理を実行する。そして、そのカウン
タ値と現在の時刻（CCTR）を記憶回路12に収納してお
く。
チャートである。すなわち、VPIの識別が行われると記
憶回路12のそのVPIの行にアクセスし、その内容を読出
す。前セル検出からの経過時間を計算し、この経過時間
に減算ファクタを掛けて、カウンタ値から減算すべき数
を求める。この数をカウンタ値から減算してそれを現在
のカウンタ値とする。ただしこの演算は負になることは
ない非負演算である。その現在のカウンタ値と閾値とを
比較して、閾値を越えていればセルを廃棄し閾値以内で
あればセルの転送処理を実行する。そして、そのカウン
タ値と現在の時刻（CCTR）を記憶回路12に収納してお
く。
このように構成することにより、記憶回路12のアクセ
ス回数を著しく少なくすることができる。すなわちこの
第三実施例では、識別されたVPIに対応のみアクセスを
行えばよく、いつ利用されるかわからないVPIのカウン
タ値の減算のために定常的なアクセスを行う必要がなく
なった。したがって、高速度の通信速度に対しても余裕
をもって対応することができる。
ス回数を著しく少なくすることができる。すなわちこの
第三実施例では、識別されたVPIに対応のみアクセスを
行えばよく、いつ利用されるかわからないVPIのカウン
タ値の減算のために定常的なアクセスを行う必要がなく
なった。したがって、高速度の通信速度に対しても余裕
をもって対応することができる。
ここで、この第三実施例についてｍまたはｎの値によ
っては、カウンタ値、カウンタから減算すべき値などが
必ずしも整数にならない場合がある。すなわちｍセル時
間にｎ個のセルという契約であるとすると、上記第三実
施例ではｍ時間にカウンタ値から減算すべき値は 経過時間 × n/m となる。これは整数にならないことがある。整数になら
ないとカウンタとして扱うことが不便である。このよう
な場合には、第８図に示すように、減算ファクタ、加算
値、閾値をそれぞれｍ倍した値とすることにより、すべ
ては整数処理により演算することができるようになる。
つまり、減算すべき値は上の式をｍ倍して 経過時間 × ｎ は必ず整数である。これに合わせるようにセル検出毎に
加算すべき値は １ × ｍ であり、閾値もｍ倍して Th × ｍ となる。この操作により記憶回路の内容をすべて整数と
して扱うことができるようになる。
っては、カウンタ値、カウンタから減算すべき値などが
必ずしも整数にならない場合がある。すなわちｍセル時
間にｎ個のセルという契約であるとすると、上記第三実
施例ではｍ時間にカウンタ値から減算すべき値は 経過時間 × n/m となる。これは整数にならないことがある。整数になら
ないとカウンタとして扱うことが不便である。このよう
な場合には、第８図に示すように、減算ファクタ、加算
値、閾値をそれぞれｍ倍した値とすることにより、すべ
ては整数処理により演算することができるようになる。
つまり、減算すべき値は上の式をｍ倍して 経過時間 × ｎ は必ず整数である。これに合わせるようにセル検出毎に
加算すべき値は １ × ｍ であり、閾値もｍ倍して Th × ｍ となる。この操作により記憶回路の内容をすべて整数と
して扱うことができるようになる。
ここで、上記各式のように単純にｍを乗ずるに限ら
ず、ｍの整数倍を乗ずることにしても同様に記憶回路の
内容をすべて整数として扱うことができる。
ず、ｍの整数倍を乗ずることにしても同様に記憶回路の
内容をすべて整数として扱うことができる。
第９図は本発明第四実施例装置のブロック構成図であ
る。この例は他の判定条件と併合してセルの廃棄を判定
する場合の実施例である。端子13には拡張入力が到来す
る。この拡張入力は、例えば長い周期にわたる最大セル
数について別の契約条件がある場合に、その別の条件に
よる判定の結果セル廃棄を指示する信号である。この拡
張入力と制御判定回路10の禁止出力とを入力するオア回
路14の出力が禁止出力を送出する端子９の信号となる。
またカウンタ値の書換えもこの拡張入力を含めた値によ
り制御することが必要であり、制御判定回路10の禁止出
力と拡張入力との論理積がアンド回路15により制御判定
回路10に入力される。
る。この例は他の判定条件と併合してセルの廃棄を判定
する場合の実施例である。端子13には拡張入力が到来す
る。この拡張入力は、例えば長い周期にわたる最大セル
数について別の契約条件がある場合に、その別の条件に
よる判定の結果セル廃棄を指示する信号である。この拡
張入力と制御判定回路10の禁止出力とを入力するオア回
路14の出力が禁止出力を送出する端子９の信号となる。
またカウンタ値の書換えもこの拡張入力を含めた値によ
り制御することが必要であり、制御判定回路10の禁止出
力と拡張入力との論理積がアンド回路15により制御判定
回路10に入力される。
この構成により他の監視結果を総合してセルの廃棄を
判定することができる。
判定することができる。
以上説明したように、本発明によればVPI毎にハード
ウエアを設ける必要がなくなり、複数（多数）のVPIに
ついて共通にかつ時分割的に利用されるプログラム制御
回路および記憶回路により監視装置を構成することがで
きる。したがって、VPI数が大きいときに装置がきわめ
て小型化されるとともに、消費電力が小さくなる。ま
た、通信速度の高速化に対してその対応が容易になる効
果がある。
ウエアを設ける必要がなくなり、複数（多数）のVPIに
ついて共通にかつ時分割的に利用されるプログラム制御
回路および記憶回路により監視装置を構成することがで
きる。したがって、VPI数が大きいときに装置がきわめ
て小型化されるとともに、消費電力が小さくなる。ま
た、通信速度の高速化に対してその対応が容易になる効
果がある。
記憶回路およびそのアクセス制御に連想メモリの技術
を用いることにより、記憶回路へのアクセスが単純化さ
れて、高速処理に対してさらに合理的に対応することが
できる効果がある。
を用いることにより、記憶回路へのアクセスが単純化さ
れて、高速処理に対してさらに合理的に対応することが
できる効果がある。
また、カウンタの減算処理を周期的に実行することな
く、該当するVPIのアクセスが行われるときに、経過時
間に減算すべき値についてまとめて減算処理を実行する
ことにより、記憶回路へのアクセス回数が小さくなり、
高速処理に対してさらに合理的に対応することができる
効果がある。
く、該当するVPIのアクセスが行われるときに、経過時
間に減算すべき値についてまとめて減算処理を実行する
ことにより、記憶回路へのアクセス回数が小さくなり、
高速処理に対してさらに合理的に対応することができる
効果がある。
第１図は本発明第一実施例装置のブロック構成図。 第２図はその第一実施例装置の動作フローチャート。 第３図はその第一実施例装置のカウンタ制御のフローチ
ャート。 第４図は本発明第二実施例装置で記憶回路に設けられる
対応表の構成図。 第５図は連想メモリの論理を説明する図。 第６図は本発明第三実施例装置のブロック構成図。 第７図はその第三実施例装置の動作フローチャート。 第８図はその第三実施例装置の動作フローチャート（カ
ウンタ値をすべて整数で処理する場合）。 第９図は本発明第四実施例装置のブロック構成図。 第10図は従来例装置のブロック構成図。 第11図は従来例装置のカウンタ値の変化を示すタイムチ
ャート。 １……被監視信号が入力する端子、２……セル検出回
路、３……VPI識別回路、４……アップダウン・カウン
タ、５……減算制御回路、６……判定回路、７……閾値
保持回路、８……タイマ、９……禁止出力を送出する端
子、10……制御判定回路（プログラム制御回路により構
成される）、11……VPIが出力される端子（多ビット信
号）、12……記憶回路（対応表が記憶される）、13……
拡張入力が到来する端子。
ャート。 第４図は本発明第二実施例装置で記憶回路に設けられる
対応表の構成図。 第５図は連想メモリの論理を説明する図。 第６図は本発明第三実施例装置のブロック構成図。 第７図はその第三実施例装置の動作フローチャート。 第８図はその第三実施例装置の動作フローチャート（カ
ウンタ値をすべて整数で処理する場合）。 第９図は本発明第四実施例装置のブロック構成図。 第10図は従来例装置のブロック構成図。 第11図は従来例装置のカウンタ値の変化を示すタイムチ
ャート。 １……被監視信号が入力する端子、２……セル検出回
路、３……VPI識別回路、４……アップダウン・カウン
タ、５……減算制御回路、６……判定回路、７……閾値
保持回路、８……タイマ、９……禁止出力を送出する端
子、10……制御判定回路（プログラム制御回路により構
成される）、11……VPIが出力される端子（多ビット信
号）、12……記憶回路（対応表が記憶される）、13……
拡張入力が到来する端子。
フロントページの続き (56)参考文献 特開 平１−183939（ＪＰ，Ａ) 特開 平１−183938（ＪＰ，Ａ) 特開 平４−25255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (5)
- 【請求項１】被監視信号に同期しその信号中の有効セル
を検出するセル検出回路と、 このセル検出回路により検出された有効セルのバーチャ
ルパス番号（Virtual Path Identifier,以下「VPI」と
いう）を識別するVPI識別回路と、 各VPI毎に設けられたカウンタ手段と、 このカウンタ手段の値を前記セル検出回路により対応す
るVPIの有効セルが検出される度に加算を行い、VPI毎に
あらかじめ設定されたセル時間対応にあらかじめ設定さ
れたセルの数だけ減算を行うカウンタ制御手段と、 あらかじめ設定された閾値を保持する閾値保持手段と、 前記カウンタ手段の値がこの閾値を越えるときVPI対応
に禁止信号を送出する判定手段と を備えたセルトラヒック監視装置において、 複数のVPIについて前記カウンタ手段のカウンタ値およ
び前記閾値保持手段に保持される閾値が対応表として一
つの記憶回路に設定され、 前記判定手段および前記カウンタ制御手段は、この対応
表を参照しかつ書換えを行い、複数のVPIについて共通
に設けられたプログラム制御回路により構成され、 前記記憶回路には、前記カウンタ手段の値から減算を行
うセル時間について複数のセル時間ごとに対応するVPI
の情報が記憶され、 前記プログラム制御回路は、それぞれのセル時間が到来
するごとに対応するVPIのカウンタ値を減算する手段を
含む ことを特徴とするセルトラヒック監視装置。 - 【請求項２】被監視信号に同期しその信号中の有効セル
を検出するセル検出回路と、 このセル検出回路により検出された有効セルのVPIを識
別するVPI識別回路と、 各VPI毎に設けられたカウンタ手段と、 このカウンタ手段の値を前記セル検出回路により対応す
るVPIの有効セルが検出される度に加算を行い、VPI毎に
あらかじめ設定されたセル時間対応にあらかじめ設定さ
れたセルの数だけ減算を行うカウンタ制御手段と、 あらかじめ設定された閾値を保持する閾値保持手段と、 前記カウンタ手段の値がこの閾値を越えるときVPI対応
に禁止信号を送出する判定手段と を備えたセルトラヒック監視装置において、 複数のVPIについて前記カウンタ手段のカウンタ値およ
び前記閾値保持手段に保持される閾値が対応表として一
つの記憶回路に設定され、 前記判定手段および前記カウンタ制御手段は、この対応
表を参照しかつ書換えを行い、複数のVPIについて共通
に設けられたプログラム制御回路により構成され、 前記記憶回路は前記対応表をVPIその他その対応表に記
憶されている一部の内容を利用してアクセスできる連想
メモリ手段を含む ことを特徴とするセルトラヒック監視装置。 - 【請求項３】被監視信号に同期しその信号中の有効セル
を検出するセル検出回路と、 このセル検出回路により検出された有効セルのVPIを識
別するVPI識別回路と、 各VPI毎に設けられたカウンタ手段と、 このカウンタ手段の値を前記セル検出回路により対応す
るVPIの有効セルが検出される度に加算を行い、VPI毎に
あらかじめ設定されたセル時間対応にあらかじめ設定さ
れたセルの数だけ減算を行うカウンタ制御手段と、 あらかじめ設定された閾値を保持する閾値保持手段と、 前記カウンタ手段の値がこの閾値を越えるときVPI対応
に禁止信号を送出する判定手段と を備えたセルトラヒック監視装置において、 複数のVPIについて前記カウンタ手段のカウンタ値およ
び前記閾値保持手段に保持される閾値が対応表として一
つの記憶回路に設定され、 前記判定手段および前記カウンタ制御手段は、この対応
表を参照しかつ書換えを行い、複数のVPIについて共通
に設けられたプログラム制御回路により構成され、 前記記憶回路に、アクセスされたVPIについてそのアク
セス時刻を記憶する領域を設け、 前記プログラム制御回路は、前記セル検出回路で有効セ
ルが検出されたVPIに限りアクセスを行うように設定さ
れ、 前記プログラム制御回路は、前記領域にアクセス時刻を
格納する手段と、アクセスを行ったときに前のアクセス
時刻と現在の時刻との差から経過時間を算出しその経過
時間を基にカウンタ値からまとめて減算すべき数を演算
して現在のカウンタ値を計算する手段とを含む ことを特徴とするセルトラヒック監視装置。 - 【請求項４】カウンタ値から減算すべき数、カウンタ値
に加算すべき数、および読出した閾値はそれぞれｍまた
はｍの整数倍を乗算した値とする請求項３記載のセルト
ラヒック監視装置。 - 【請求項５】被監視信号に同期しその信号中の有効セル
を検出するセル検出回路と、 このセル検出回路により検出された有効セルのVPIを識
別するVPI識別回路と、 各VPI毎に設けられたカウンタ手段と、 このカウンタ手段の値を前記セル検出回路により対応す
るVPIの有効セルが検出される度に加算を行い、VPI毎に
あらかじめ設定されたセル時間対応にあらかじめ設定さ
れたセルの数だけ減算を行うカウンタ制御手段と、 あらかじめ設定された閾値を保持する閾値保持手段と、 前記カウンタ手段の値がこの閾値を越えるときVPI対応
に禁止信号を送出する判定手段と を備えたセルトラヒック監視装置において、 複数のVPIについて前記カウンタ手段のカウンタ値およ
び前記閾値保持手段に保持される閾値が対応表として一
つの記憶回路に設定され、 前記判定手段および前記カウンタ制御手段は、この対応
表を参照しかつ書換えを行い、複数のVPIについて共通
に設けられたプログラム制御回路により構成され、 他の条件によりセル廃棄を指示する信号を拡張入力とし
て受ける端子を備え、この端子に入力する信号と制御判
定回路の出力禁止信号との論理和を禁止出力とする ことを特徴とするセルトラヒック監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27301090A JP2916604B2 (ja) | 1990-10-11 | 1990-10-11 | セルトラヒック監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27301090A JP2916604B2 (ja) | 1990-10-11 | 1990-10-11 | セルトラヒック監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150344A JPH04150344A (ja) | 1992-05-22 |
| JP2916604B2 true JP2916604B2 (ja) | 1999-07-05 |
Family
ID=17521898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27301090A Expired - Fee Related JP2916604B2 (ja) | 1990-10-11 | 1990-10-11 | セルトラヒック監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2916604B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2272221C (en) * | 1998-05-25 | 2004-01-06 | Samsung Electronics Co., Ltd. | Method for monitoring and controlling traffic in real time in an atm switching node |
| JP4917716B2 (ja) * | 2001-07-31 | 2012-04-18 | 株式会社日立製作所 | 帯域監視装置 |
| JP4659657B2 (ja) * | 2006-03-28 | 2011-03-30 | 富士通株式会社 | フレーム多重装置 |
-
1990
- 1990-10-11 JP JP27301090A patent/JP2916604B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04150344A (ja) | 1992-05-22 |
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