JP2860348B2 - セルトラヒック監視装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケッ
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。

本発明は、あらかじめ契約されたトラヒックを越えて
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。

〔従来の技術〕

パケット通信網では、一つの中継点に一時に多数のセ
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は連続するｍセル時間内にｎ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばｍ＝
５、ｎ＝３とすると、連続する５セル時間内に３セルま
で送信できるが、これを越えてセルを送信するとそのセ
ルは廃棄されることになる。このため監視および廃棄ポ
リシングといわれ、パケットは通信網の入口で自動的に
かつ継続的に実行される。

第４図は従来例装置のブロック構成図である。この回
路は本願出願人から特許出願（特願平２−130464号、本
願出願時において未公開）されている。この第３図に示
す回路は、連続する５セル時間に３セルまで送信できる
が４セル以上は許されないように監視する回路である。

第４図では端子１に被監視信号が入力する。セル検出
回路２はこの被監視信号の同期しその信号中に有効セル
があると検出出力を送出する。遅延回路３はこの検出出
力を入力とし、この遅延回路３はシフトレジスタにより
構成され、図外のクロック信号により１セル時間毎に１
段ずつ図の右方向にシフトされる。すなわちこの遅延回
路３はその入力がｍセル時間後に遅延出力に送出され
る。アップダウン・カウンタ４の加算入力にはセル検出
回路２の検出出力が入力し、その減算入力には前記遅延
回路３の遅延出力が入力する。閾値保持回路５は契約に
より設定された閾値ｎを保持する。この閾値ｎと上記ア
ップダウン・カウンタ４の内容Ｓとを比較し、 Ｓ＞ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。

このように構成された回路ではアップダウン・カウン
タ４には、過去のｍセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値ｎを越える
と禁止出力が端子７に送出される。端子７に禁止出力が
送出されると、図外の回路で伝送路上でいま検出された
セルは廃棄される。そのセルは廃棄されたのであるか
ら、アップダウン・カウンタ４の第一段の値は判定出力
によりクリアされる。

ここで、このｍおよびｎは上記のように小さい値につ
いて契約設定される場合だけでなく、大きい値、たとえ
ばｍ＝10000、ｎ＝300すなわち１万セル時間について30
0セルを越えないというような条件を設定することがあ
る。さらに、上記の小さい値とこの大きい値とを共に契
約条件とすることもある。それは、ｍの値を大きく設定
すると多数の利用者が伝送路を共用することができる多
重化効果が上がるので有利であるからである。

〔発明が解決しようとする課題〕

この従来例装置は、連続する任意の位相についてセル
時間ｍにわたるセル数を監視できる優れた回路である
が、セル時間ｍはシフトレジスタの段数で決まる。した
がって上述のようにｍの値としてきわめて大きい値が設
定されても、ｍ段のシフトレジスタを用意しなければな
らないからハードウエアが大きくなる欠点がある。ｍの
入力が１万を越えるようなときには、ハードウエアの規
模は現実的ではなくなる。

第５図は横軸にｍの値をとり、縦軸に必要なハードウ
エア量をビット数で示す図である。パラメタとしてVPI
（Virtufl Path Identifier:バーチャルパス番号）の数
がそれぞれ1000、2000、4000の場合について示す。VPI
とは各セルのヘッダに付された仮想経路別の識別番号で
あって、上記第４図の例に示すように一つの端末につい
て送信セルを監視する場合には必ずしもVPIによる区分
けは必要でないが、中間の中継ノードで複数の端末から
送信され複数の端末に当てるセルの監視を行う場合には
VPIによる識別が必要である。第５図からわかるように
ｍの値を数万とすると、セル監視装置のために百万ビッ
ト前後のハードウエアを必要とすることになって現実的
な装置を設計することはできなくなる。

本発明はこれを改良するもので、ｍのきわめて大きい
値についても小さいハードウエアで簡単に対応できるセ
ルトラヒック監視装置を提供するとともに、ｍの小さい
値についても併せて監視することができるセルトラヒッ
ク監視装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明の装置は、ｍセル時間（ｍは２以上の整数）に
わたるセル検出出力の数をｍセル時間毎に入力し、Ｍ＝
ｍ×ｋセル時間後に（ｋは整数、一般に大きい値をと
る）リセットされる第二のカウンタ回路を設け、この第
二のカウンタ回路の計数値をＭ＝ｍ×ｋセル時間にわた
る閾値（Ｎ）と比較判定することを特徴とする。

本発明の装置の第一は従来例装置は第二のカウンタ回
路（41）、第二の閾値保持回路（51）、および第二の比
較判定回路（61）を付加したものである。

第一の比較判定回路および第二の比較判定回路を共に
備える構成では、この二つの比較回路について各々判定
出力を得ることができるほかに、二つの比較判定出力の
論理和を作りこれを装置出力とすることができる。

さらに本発明はこの装置をVPI毎にｉ個併設すること
ができる。

その場合に第一のカウンタ回路をｉ個のVPIについて
共用するように構成することができる。

〔作用〕

直前の過去ｍセル時間（短時間）にわたり検出された
有効セルの数が第一のカウンタ回路（４）に計数されて
いる。したがって、ｍセルが時間毎に間歇的にこの第一
のカウンタ回路（４）の計数値を第二のカウンタ回路
（41）に取込み加算し、この第二のカウンタ回路（41）
をＭ＝ｍ×ｋセル時間（長時間）毎にリセットする。そ
うすると第二のカウンタ回路（41）の計数値は過去Ｍ＝
ｍ×ｋセル時間にその期間にわたり検出された有効セル
数の総和となる。この総和を閾値（Ｎ）と比較判定する
ことにより、Ｍ＝ｍ×ｋセル時間にわたるポリシングが
可能になる。

〔実施例〕

第１図は本発明第一実施例装置のブロック構成図であ
る。この実地例装置では、被監視信号は端子１に入力す
る。この被監視信号に同期しその信号中の有効セルの有
無を検出するセル検出回路２を備える。セルクロック信
号は端子10に入力する。このセルクロック信号はセル時
間毎に１パルスが到来するクロック信号である。

このセル検出回路２の検出出力には有効セルが検出さ
れると「１」が送出され、有効セルの検出がないときに
は「０」が送出される。この検出出力を入力とし１セル
時間毎に右方にシフトされる第一の遅延回路であるシフ
トレジスタ３と、同じくこの検出出力を加算入力としシ
フトレジスタ３のｍ段目からシフトアウトされる遅延出
力を減算入力とする第一のカウンタ回路４とを備える。
さらに、ｍセル時間にわたる閾値（ｎ）を保持する第一
の閾値保持回路５と、この第一の閾値保持回路が保持す
る閾値（ｎ）と前記第一のカウンタ回路４の計数値とを
比較し第一の判定出力を送出する第一の比較判定回路６
とを備える。

ここで、本発明のセルトラヒック監視装置の特徴とし
て、前記第一のカウンタ回路４の計数値をｍセル時間毎
に入力として加算し、その計数値をＴ＝ｍ×ｋセル時間
毎にリセットされる第二のカウンタ回路41を備える。こ
のためのクロック信号はセルクロック信号を分周回路８
および９で分周して得られる。また、この装置は、ｍ×
ｋセル時間にわたる第二の閾値（Ｎ）を保持する第二の
閾値保持回路51と、この第二の閾値（Ｎ）と第二のカウ
ンタ回路41の計数値とを比較し第二の判定出力を送出す
る第二の比較判定回路61とを備える。この第一の判定出
力と第二の判定出力は論理和回路11により論理和が演算
され端子７に送出される。端子７の信号は図外の装置で
処理され、そのときそのノードに到来し、いま検出され
たセルは中継されることなく廃棄される。そのセルは廃
棄されたのだから、端子７の判定出力が送出されたとき
にシフトレジスタ３の第一段の値「１」はクリアされ
る。

第一のカウンタ回路４および第二のカウンタ回路41は
ともに非負演算回路である。すなわちこれらのカウンタ
はその減算値が過剰であってもその計数値は零を限度と
して負に減算されることはない。もっともこの装置では
すべての回路が正常動作をしているときにはこれらのカ
ウンタは負に演算されることはない。

この装置では、カウンタ回路４にはシフトレジスタ３
にある「１」の数の和、つまり過去ｍセル時間にわたり
検出された有効セルの数を等しい数が計数値として保持
されている。したがって、この計数値をｍセル時間毎に
間歇的に（毎セル時間ではない）ｋ回累積加算すると、
過去ｍ×ｋセル時間にわたり検出された有効セルの数と
なる。これが第二のカウンタ回路41の計数値となる。し
たがって、第二のカウンタ回路41の計数値をリセットさ
れる直前に第二の閾値（Ｎ）と比較判定することによ
り、長時間Ｔ＝ｍ×ｋセル時間にわたる監視を行うこと
ができる。

ここで、第二の比較判定回路61に破線で示すように第
一のカウンタ回路４の計数値を直接に取り込めるように
しておくと、第二のカウンタ回路41の計数値と第一のカ
ウンタ回路４の計数値の和が閾値（Ｎ）を越えたときに
は、第二のカウンタ回路41のリセットタイミングが到来
する前であっても判定出力を送出して到着セルを廃棄す
べき信号を送出することができる。

このような装置では、連続するｍセル時間（短時間）
にわたり送信するセル数がｎを越えない、とする契約に
加えて、Ｍ＝ｍ×ｋセル時間（長時間）にわたり送信す
るセル数がＮを越えない、とする契約を設定し、この契
約に違反して過剰に送信されたセルについては中継ノー
ドで廃棄するポリシングを行うことができる。これに加
えて、ｍの大きさに比例してシフトレジスタの大きさが
増大するようなことはなくなり、装置のハードウエア量
を小さくすることができる。

ここで、第１図のセル検出回路２をVPI毎に異なるｉ
個の出力を送出する回路で構成し、その検出出力の毎に
シフトレジスタ３以下の回路をそれぞれｉ個設けること
により、VPI毎に異なるポリシグを実行することができ
る装置が得られる。これは第１図にｉ個として表示す
る。この場合にｉ個の判定出力をさらに一つの論理和回
路で結合して一つの判定出力とすることができる。

第２図は本発明第二実施例装置のブロック構成図であ
る。上記第一実施例でセル検出回路２において異なるｉ
個のVPIが識別され、異なるｉ個のVPIについてそれぞれ
同様の回路を設ける例を説明したが、この第２図に示す
実施例装置はこのVPI毎に設ける構成をさらに簡単化す
るものである。

すなわち第２図に示す第二実施例装置では、ハードウ
エア量の大きいシフトレジスタ３をｉ個の回路について
共通に１個のみ設けることにしたものである。第２図の
例ではセル検出回路２は有効セルを検出すると、その有
効セルのヘッダからVPIを読出しこのVPIをその検出出力
として送出する。遅延回路としてのシフトレジスタ３は
単に「０」または「１」を保持するのではなく、有効セ
ルの検出がなかったところは空白すなわち「０」を保持
するが、有効セルが検出されたタイミングではそのシフ
トレジスタ３にそのVPIを保持する。このシフトレジス
タ３からｍセル時間経過後にそのシフトアウト出力にVP
Iが送出される。

第一のカウンタ回路４以下の回路については、VPIの
数に相当するｉ個の回路を設けるが、それぞれ第一のカ
ウンタ回路４の加算入力および減算入力にはそれぞれVP
I識別回路15および16を設けて、それぞれのVPIを識別す
る。このVPI識別回路15および16はそれぞれ自己のVPIが
入力したときに「１」を送出し、自己のVPI以外のVPIが
入力したときには「０」を送出する回路である。VPIが
「５」である第５番の回路ではVPI識別回路15₅および16
₅は入力に「５」があるときに「１」を送出し、それ以
外は「０」を送出する。一般にVPI識別回路15iおよび16
iは入力にｉがあるときに「１」を送出しそれ以外は
「０」を送出する。

この構成によりVPI毎に異なるＭの値および異なる閾
値ｎおよびＮについてポリシングを行うことができる。
この場合のハードウエア量はシフトレジスタが共通化さ
れるからきわめて小さくすることができる。

第３図に本発明のハードウエア量を計算した図を示
す。この図は横軸に長時間の監視時間Ｍをとり縦軸に必
要なハードウエア量をビットで示すものである。第４図
に示した従来例装置では、Ｍの値が大きくなるとほぼ比
例してハードウエア量が大きくなるが、本発明の装置で
はＭの値が増大しても必要なハードウエア量は増大しな
い。

上記各実施装置について、シフトレジスタ３、カウン
タ回路４および41はそれぞれハードウエアにより構成す
るように説明したが、これらのシフトレジスタ３、カウ
ンタ回路４および41は、一つのメモリ（RAM）、プログ
ラム制御回路（CPU）およびプログラムを記憶させるメ
モリ（ROM）を組み合わせたファームウエアにより同様
の機能の回路を実現することができる。さらに閾値保持
回路５および51、比較判定回路６および61もそのファー
ムウエアに組み込むことができる。これらのメモリおよ
びCPUは一般に量産されているハードウエアを用いて容
易にかつ安価に構成することができる。

ファームウエアによりこれを実現する場合には、第１
図に例示する回路または第２図に例示する回路の複数を
少数のメモリおよびプログラム制御回路の組み合わせの
中に同時に構成することができる。これは、多数のVPI
について並列的なポリシングを必要とする通信網内のノ
ードに設ける装置としてきわめて有用である。

〔発明の効果〕

以上説明したように、本発明によれば監視すべき条
件、ｍセル時間内にｎセルまで許容されるという条件で
ｍをきわめて大きい値に設定して長時間の監視を行う場
合にも、その値に比例してハードウエア量が大きくなる
ようなことはなく、現実的な小さいハードウエアで簡単
に実現することができるセルトラヒック監視装置が得ら
れる。

また、本発明によればｍの値を小さい値と大きい値に
ついて共に設定するような契約条件についても、合理的
な対応するセルトラヒック監視装置を実現することがで
きる。

【図面の簡単な説明】

第１図は本発明第一実施例装置のブロック構成図。 第２図は本発明第二実施例装置のブロック構成図。 第３図は本発明実施例装置についてＭの値とハードウエ
ア量の関係について説明する図。 第４図は従来例装置のブロック構成図。 第５図はｍの値に対するハードウエア量の増大を説明す
る図。 １……被監視信号が入力する端子、２……セル検出回
路、３……遅延回路としてのシフトレジスタ、４……第
一のカウンタ回路、５……第一の閾値保持回路、６……
第一の比較判定回路、７……判定出力が送出される端
子、８、９……分周回路、10……セルクロック信号が入
力する端子、11、……論理和回路、15、16……VPI識別
回路、21……論理和回路、41……第二のカウンタ回路、
51……第二の閾値保持回路、61……第二の比較判定回
路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−183938（ＪＰ，Ａ) 特開 平１−183939（ＪＰ，Ａ) 特開 平４−25255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28,12/56

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】被監視信号に同期しその信号中の有効セル
   の有無を検出するセル検出回路（２）と、 このセル検出回路（２）の検出出力を入力としｍセル時
   間後に遅延出力を送出する遅延回路（３）と、 前記セル検出回路（２）の検出出力を加算入力とし前記
   遅延出力を減算入力とする第一のカウンタ回路（４）
   と、 ｍセル時間にわたる閾値（ｎ）を保持する第一の閾値保
   持回路（５）と、 この第一の閾値保持回路が保持する閾値（ｎ）と前記第
   一のカウンタ回路（４）の計数値とを比較し第一の判定
   出力を送出する第一の比較判定回路（６）と を備えたセルトラヒック監視装置において、 前記第一のカウンタ回路（４）の計数値をｍセル時間毎
   に加算入力とし、Ｍ＝ｍ×ｋセル時間毎にリセットされ
   る第二のカウンタ回路（41）と、 Ｍセル時間にわたる閾値（Ｎ）を保持する第二の閾値保
   持回路（51）と、 この第二の閾値保持回路が保持する閾値（Ｎ）と前記第
   二のカウンタ回路（41）の計数値とを比較し第二の判定
   出力を送出する第二の比較判定回路（61）と を備えたことを特徴とするセルトラヒック監視装置。
2. 【請求項２】前記第一の判定出力と前記第二の判定出力
   との論理和を演算する論理和回路（11）を備えた請求項
   １記載のセルトラヒック監視装置。
3. 【請求項３】前記セル検出回路（２）はその検出出力に
   検出された有効セルのバーチャルパス番号（Virtual Pa
   th Identifier,以下「VPI」という）を送出する手段を
   含み、 前記遅延回路、前記第一のカウンタ回路、前記第一の閾
   値保持回路、前記第一の比較判定回路、前記第二のカウ
   ンタ回路、前記第二の閾値保持回路、および前記第二の
   比較判定回路をそれぞれVPI毎に備えた 請求項１または２記載のセルトラヒック監視装置。
4. 【請求項４】請求項３記載のセルトラヒック監視装置に
   おいて、 前記遅延回路は複数のVPIについて共通に１個であり、
   その遅延回路はVPIを保持してｍセル時間後にその保持
   したVPIを出力に送出する構成であり、 前記第一のカウンタ回路は、その加算入力およびその減
   算入力にVPI識別回路を備えた ことを特徴とするセルトラヒック監視装置。