JP2844403B2 - セルトラヒック監視装置 - Google Patents
セルトラヒック監視装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、パケット通信に利用す
る。本発明はパケット通信網の中で転送されるセル（こ
の明細書では固定長のパケットを「セル」という）のト
ラヒックを監視する技術に関する。
る。本発明はパケット通信網の中で転送されるセル（こ
の明細書では固定長のパケットを「セル」という）のト
ラヒックを監視する技術に関する。
【０００２】本発明は、あらかじめ契約されたトラヒッ
クを越えてセルが送信されたときに、契約違反としてそ
のセルを廃棄するポリシング(Policing,警察行為）に利
用する。
クを越えてセルが送信されたときに、契約違反としてそ
のセルを廃棄するポリシング(Policing,警察行為）に利
用する。
【０００３】
【従来の技術】パケット通信網では、一つの中継点に一
時に多数のセルが集中的に到来すると円滑な運用ができ
なくなる。このためパケット通信網を運用する通信業者
は利用者との契約の中で、 利用者は連続するｍセル
時間内にｎ個のセルを越えてセルの送信をしないこと、
通信業者はこれに違反して送信されたセルを廃棄す
ることを利用契約の条件とすることが行われる。たとえ
ばｍ＝５、ｎ＝３とすると、連続する５セル時間内に３
セルまで送信できるが、これを越えてセルを送信すると
そのセルは廃棄されることになる。このための監視およ
び廃棄はポリシングといわれ、パケット通信網の入口で
自動的にかつ継続的に実行される。
時に多数のセルが集中的に到来すると円滑な運用ができ
なくなる。このためパケット通信網を運用する通信業者
は利用者との契約の中で、 利用者は連続するｍセル
時間内にｎ個のセルを越えてセルの送信をしないこと、
通信業者はこれに違反して送信されたセルを廃棄す
ることを利用契約の条件とすることが行われる。たとえ
ばｍ＝５、ｎ＝３とすると、連続する５セル時間内に３
セルまで送信できるが、これを越えてセルを送信すると
そのセルは廃棄されることになる。このための監視およ
び廃棄はポリシングといわれ、パケット通信網の入口で
自動的にかつ継続的に実行される。
【０００４】図４は従来例装置のブロック構成図であ
る。この回路は本願出願人から特許出願（特願平２−１
３０４６４号、本願出願時において未公開）されてい
る。この図４に示す回路は、連続する５セル時間に３セ
ルまで送信できるが４セル以上は許されないように監視
する回路である。
る。この回路は本願出願人から特許出願（特願平２−１
３０４６４号、本願出願時において未公開）されてい
る。この図４に示す回路は、連続する５セル時間に３セ
ルまで送信できるが４セル以上は許されないように監視
する回路である。
【０００５】図４では端子１に被監視信号が入力する。
セル検出回路２はこの被監視信号に同期しその信号中に
有効セルがあると検出出力を送出する。遅延回路３はこ
の検出出力を入力とし、この遅延回路３はシフトレジス
タにより構成され、図外のクロック信号により１セル時
間毎に１段づつ図の右方向にシフトされる。すなわちこ
の遅延回路３はその入力がｍセル時間後に遅延出力に送
出される。アップダウン・カウンタ４の加算入力にはセ
ル検出回路２の検出出力が入力し、その減算入力には前
記遅延回路３の遅延出力が入力する。閾値保持回路５は
契約により設定された閾値ｎを保持する。この閾値ｎと
上記アップダウン・カウンタ４の内容Ｓとを比較し、 Ｓ ＞ ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
セル検出回路２はこの被監視信号に同期しその信号中に
有効セルがあると検出出力を送出する。遅延回路３はこ
の検出出力を入力とし、この遅延回路３はシフトレジス
タにより構成され、図外のクロック信号により１セル時
間毎に１段づつ図の右方向にシフトされる。すなわちこ
の遅延回路３はその入力がｍセル時間後に遅延出力に送
出される。アップダウン・カウンタ４の加算入力にはセ
ル検出回路２の検出出力が入力し、その減算入力には前
記遅延回路３の遅延出力が入力する。閾値保持回路５は
契約により設定された閾値ｎを保持する。この閾値ｎと
上記アップダウン・カウンタ４の内容Ｓとを比較し、 Ｓ ＞ ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
【０００６】このように構成された回路ではアップダウ
ン・カウンタ４には、過去のｍセル時間に検出されたセ
ルの数が記憶されることになり、これが設定された閾値
ｎを越えると禁止出力が端子７に送出される。端子７に
禁止出力が送出されると、図外の回路で伝送路上でいま
検出されたセルは廃棄される。そのセルは廃棄されたの
であるから、遅延回路３の第一段の値は判定出力により
クリアされる。
ン・カウンタ４には、過去のｍセル時間に検出されたセ
ルの数が記憶されることになり、これが設定された閾値
ｎを越えると禁止出力が端子７に送出される。端子７に
禁止出力が送出されると、図外の回路で伝送路上でいま
検出されたセルは廃棄される。そのセルは廃棄されたの
であるから、遅延回路３の第一段の値は判定出力により
クリアされる。
【０００７】
【発明が解決しようとする課題】利用者との契約で決ま
るｍセル時間内にｎ個のセルを越えてセルの送信をしな
いとの条件をさらに具体的に示すと、例えば１５０Ｍｂ
／Ｓの伝送路で、３０Ｍｂ／Ｓのサービスの場合にはｍ
＝５、ｎ＝１となり、５Ｍｂ／Ｓのサービスの場合には
ｍ＝３０、ｎ＝１となる。したがって、原則的にはｍの
値の異なる複数種類のセルトラヒック監視装置を設計製
造することが必要になる。これでは装置の量産効果はあ
がらず装置自体が高価なものになる。
るｍセル時間内にｎ個のセルを越えてセルの送信をしな
いとの条件をさらに具体的に示すと、例えば１５０Ｍｂ
／Ｓの伝送路で、３０Ｍｂ／Ｓのサービスの場合にはｍ
＝５、ｎ＝１となり、５Ｍｂ／Ｓのサービスの場合には
ｍ＝３０、ｎ＝１となる。したがって、原則的にはｍの
値の異なる複数種類のセルトラヒック監視装置を設計製
造することが必要になる。これでは装置の量産効果はあ
がらず装置自体が高価なものになる。
【０００８】これを改良するものとして、図５に示す装
置が考えられ本願と同一出願人から特許出願された（特
願平３−３１９７３５号、本願出願時において未公
開）。この装置はｍを計数する遅延回路をタップ付きの
構成として、契約条件によって設定されるｍの値に応じ
てこのタップを切換えるようにしたものである。すなわ
ち図５では遅延回路は複数のシフトレジスタ３−１、３
−２のカスケード接続になっていて、その接続点にはタ
ップが設けられ、そのタップの一つを選択切換回路８に
より切換えてアップダウン・カウンタ４の減算入力に与
えるように構成されている。
置が考えられ本願と同一出願人から特許出願された（特
願平３−３１９７３５号、本願出願時において未公
開）。この装置はｍを計数する遅延回路をタップ付きの
構成として、契約条件によって設定されるｍの値に応じ
てこのタップを切換えるようにしたものである。すなわ
ち図５では遅延回路は複数のシフトレジスタ３−１、３
−２のカスケード接続になっていて、その接続点にはタ
ップが設けられ、そのタップの一つを選択切換回路８に
より切換えてアップダウン・カウンタ４の減算入力に与
えるように構成されている。
【０００９】この構成によれば、複数の異なるｍの値に
ついて一つの回路で対応することができるが、各装置は
予想されるｍの最大値についてハードウエアを用意して
おき、この一部を利用することになる。これは大多数の
利用形態ではむだになるとともに、ｍの値を大きく設定
しようとしても対応することができない欠点があった。
ついて一つの回路で対応することができるが、各装置は
予想されるｍの最大値についてハードウエアを用意して
おき、この一部を利用することになる。これは大多数の
利用形態ではむだになるとともに、ｍの値を大きく設定
しようとしても対応することができない欠点があった。
【００１０】本発明はこれを改良するもので、利用者は
連続するｍセル時間内にｎ個のセルを越えてセルの送信
をしないという契約条件のもとで、このｍの異なる値に
ついて一種類のハードウエアで対応することができると
ともに、むだが小さく、このｍの値が大きくなる場合に
も自由に拡張することができる装置を提供することを目
的とする。
連続するｍセル時間内にｎ個のセルを越えてセルの送信
をしないという契約条件のもとで、このｍの異なる値に
ついて一種類のハードウエアで対応することができると
ともに、むだが小さく、このｍの値が大きくなる場合に
も自由に拡張することができる装置を提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明は、最小単位とな
るｍの値についてハードウエアを用意しておくと、その
ハードウエアをｋ個縦続に接続して、ｍの値をｋ倍にす
ることができるようにした。
るｍの値についてハードウエアを用意しておくと、その
ハードウエアをｋ個縦続に接続して、ｍの値をｋ倍にす
ることができるようにした。
【００１２】このために、各セルトラヒック監視装置に
拡張端子を設け、この拡張端子を切換回路により切換設
定して、複数ｋ個の装置を縦続接続できる構成とすると
ころに特徴がある。
拡張端子を設け、この拡張端子を切換回路により切換設
定して、複数ｋ個の装置を縦続接続できる構成とすると
ころに特徴がある。
【００１３】すなわち本発明は、被監視信号に同期しそ
の信号中の有効セルを検出するセル検出回路（２）と、
このセル検出回路の検出出力を入力とするｍセル時間
（ｍは２以上の自然数）の遅延回路（３）と、この遅延
回路の入力を加算入力とし前記遅延回路の遅延出力を減
算入力とするアップダウン・カウンタ（４）と、閾値ｎ
を保持する閾値保持回路（５）と、前記アップダウン・
カウンタの計数値と前記閾値ｎ（ｎは前記ｍより小さい
自然数）とを比較する比較判定回路（６）とを備えたセ
ルトラヒック監視装置において、前記アップダウン・カ
ウンタの計数値を前記比較判定回路に導く通路にその計
数値を一つの入力としその比較判定回路にその加算出力
を与えるように加算回路（１２）を挿入し、四個の拡張
端子（１１−１、１１−２、１１−３、１１−４）を設
け、前記遅延回路（３）の入力を前記セル検出回路の検
出出力と前記拡張端子の第一（１１−１）とに選択切換
する切換回路（８）を備え、前記遅延回路（３）の出力
が前記拡張端子の第二（１１−２）に接続され、前記加
算回路（１２）の出力が前記拡張端子の第三（１１−
３）に接続され、前記加算回路（１２）の他の入力に前
記拡張端子の第四（１１−４）が接続されたことを特徴
とする。
の信号中の有効セルを検出するセル検出回路（２）と、
このセル検出回路の検出出力を入力とするｍセル時間
（ｍは２以上の自然数）の遅延回路（３）と、この遅延
回路の入力を加算入力とし前記遅延回路の遅延出力を減
算入力とするアップダウン・カウンタ（４）と、閾値ｎ
を保持する閾値保持回路（５）と、前記アップダウン・
カウンタの計数値と前記閾値ｎ（ｎは前記ｍより小さい
自然数）とを比較する比較判定回路（６）とを備えたセ
ルトラヒック監視装置において、前記アップダウン・カ
ウンタの計数値を前記比較判定回路に導く通路にその計
数値を一つの入力としその比較判定回路にその加算出力
を与えるように加算回路（１２）を挿入し、四個の拡張
端子（１１−１、１１−２、１１−３、１１−４）を設
け、前記遅延回路（３）の入力を前記セル検出回路の検
出出力と前記拡張端子の第一（１１−１）とに選択切換
する切換回路（８）を備え、前記遅延回路（３）の出力
が前記拡張端子の第二（１１−２）に接続され、前記加
算回路（１２）の出力が前記拡張端子の第三（１１−
３）に接続され、前記加算回路（１２）の他の入力に前
記拡張端子の第四（１１−４）が接続されたことを特徴
とする。
【００１４】本発明のもう一つの観点は上記セルトラヒ
ック監視装置が縦続接続されて拡張装置を構成した点に
あり、前段の拡張端子の第二（１１−２）が後段の拡張
端子の第一（１１−１）に接続され、後段の拡張端子の
第三（１１−３）が前段の拡張端子の第四（１１−４）
に接続されて上記セルトラヒック監視装置がｋ個（ｋは
２以上の自然数）縦続に接続され、前記各セルトラヒッ
ク監視装置の切換回路はそれぞれ拡張端子側を選択する
ように設定されたことを特徴とする。
ック監視装置が縦続接続されて拡張装置を構成した点に
あり、前段の拡張端子の第二（１１−２）が後段の拡張
端子の第一（１１−１）に接続され、後段の拡張端子の
第三（１１−３）が前段の拡張端子の第四（１１−４）
に接続されて上記セルトラヒック監視装置がｋ個（ｋは
２以上の自然数）縦続に接続され、前記各セルトラヒッ
ク監視装置の切換回路はそれぞれ拡張端子側を選択する
ように設定されたことを特徴とする。
【００１５】すなわち、本発明のセルトラヒック監視装
置の拡張装置は、上記のセルトラヒック監視装置をｋ個
（ｋは３以上の自然数）備え、そのｋ個の装置が、前段
の拡張端子の第二（１１−２）が後段の拡張端子の第一
（１１−１）に接続され、後段の拡張端子の第三（１１
−３）が前段の拡張端子の第四（１１−４）に接続され
るように縦続接続され、最前段の装置（ＬＳＩ−１）で
は切換回路（８）は被監視信号（１）を選択するマスタ
モードに設定され、後段の装置（ＬＳＩ−２からｋ）で
は切換回路（８）は拡張端子の第一（１１−１）を選択
するスレーブモードに設定されたことを特徴とする。
置の拡張装置は、上記のセルトラヒック監視装置をｋ個
（ｋは３以上の自然数）備え、そのｋ個の装置が、前段
の拡張端子の第二（１１−２）が後段の拡張端子の第一
（１１−１）に接続され、後段の拡張端子の第三（１１
−３）が前段の拡張端子の第四（１１−４）に接続され
るように縦続接続され、最前段の装置（ＬＳＩ−１）で
は切換回路（８）は被監視信号（１）を選択するマスタ
モードに設定され、後段の装置（ＬＳＩ−２からｋ）で
は切換回路（８）は拡張端子の第一（１１−１）を選択
するスレーブモードに設定されたことを特徴とする。
【００１６】
【作用】本発明の構成では、利用者は連続するｍセル時
間内にｎ個のセルを越えてセルの送信をしないとの契約
があるとき、契約毎に異なる多数のｍの値があってもそ
れぞれに対応して、その最小単位となるｍの値について
基本的なセルトラヒック監視装置のハードウエアを設計
製造し、これをｋ個縦続に接続することにより、ｍのｋ
倍の値に対応することができる。ｎの値は閾値保持回路
に保持する値を入れ替えることができる。したがって本
発明を実施することにより、一つの種類のハードウエア
を設計しこれを多数製造することになるから量産による
価格逓減の効果が生じ、また従来のタップ切換による方
法に比べると利用されない素子のむだが小さくなる利点
がある。
間内にｎ個のセルを越えてセルの送信をしないとの契約
があるとき、契約毎に異なる多数のｍの値があってもそ
れぞれに対応して、その最小単位となるｍの値について
基本的なセルトラヒック監視装置のハードウエアを設計
製造し、これをｋ個縦続に接続することにより、ｍのｋ
倍の値に対応することができる。ｎの値は閾値保持回路
に保持する値を入れ替えることができる。したがって本
発明を実施することにより、一つの種類のハードウエア
を設計しこれを多数製造することになるから量産による
価格逓減の効果が生じ、また従来のタップ切換による方
法に比べると利用されない素子のむだが小さくなる利点
がある。
【００１７】
【実施例】図１は本発明実施例装置のブロック構成図で
ある。被監視信号は端子１に到来する。この被監視信号
に同期しその信号中の有効セルを検出するセル検出回路
２を備える。このセル検出回路２は多重信号の中からこ
の装置で監視すべき利用者の符号をそのヘッダまたはタ
グの中に持つ有効セルを検出し、検出すると検出出力
「１」を送出する。
ある。被監視信号は端子１に到来する。この被監視信号
に同期しその信号中の有効セルを検出するセル検出回路
２を備える。このセル検出回路２は多重信号の中からこ
の装置で監視すべき利用者の符号をそのヘッダまたはタ
グの中に持つ有効セルを検出し、検出すると検出出力
「１」を送出する。
【００１８】本発明実施例装置は、このセル検出回路２
の検出出力を入力とするｍセル時間の遅延回路３と、こ
の遅延回路３の入力を加算入力としこの遅延回路３の遅
延出力を減算入力とするアップダウン・カウンタ４と、
閾値ｎを保持する閾値保持回路５と、アップダウン・カ
ウンタ４の計数値と前記閾値ｎとを比較する比較判定回
路６とを備える。上に説明したように、ｍおよびｎは通
信業者と利用者との間の契約により、利用者は連続する
ｍセル時間内にｎ個のセルを越えてセルの送信をしない
こととの条件から定まる値である。
の検出出力を入力とするｍセル時間の遅延回路３と、こ
の遅延回路３の入力を加算入力としこの遅延回路３の遅
延出力を減算入力とするアップダウン・カウンタ４と、
閾値ｎを保持する閾値保持回路５と、アップダウン・カ
ウンタ４の計数値と前記閾値ｎとを比較する比較判定回
路６とを備える。上に説明したように、ｍおよびｎは通
信業者と利用者との間の契約により、利用者は連続する
ｍセル時間内にｎ個のセルを越えてセルの送信をしない
こととの条件から定まる値である。
【００１９】ここで本発明実施例装置は、アップダウン
・カウンタ４の計数値を比較判定回路６に導く通路にそ
の計数値を一つの入力としその比較判定回路６にその加
算出力を与えるように新たに加算回路１２を挿入し、さ
らに、四個の拡張端子１１−１、１１−２、１１−３、
１１−４を設ける。そして遅延回路３の入力をセル検出
回路２の検出出力と拡張端子の第一１１−１とに選択切
換する切換回路８を備え、遅延回路３の出力がその拡張
端子の第二１１−２に接続され、加算回路１２の出力が
拡張端子の第三１１−３に接続され、加算回路１２の他
の入力に拡張端子の第四１１−４が接続されたことを特
徴とする。この切換回路８は切換制御回路１０により制
御設定される。
・カウンタ４の計数値を比較判定回路６に導く通路にそ
の計数値を一つの入力としその比較判定回路６にその加
算出力を与えるように新たに加算回路１２を挿入し、さ
らに、四個の拡張端子１１−１、１１−２、１１−３、
１１−４を設ける。そして遅延回路３の入力をセル検出
回路２の検出出力と拡張端子の第一１１−１とに選択切
換する切換回路８を備え、遅延回路３の出力がその拡張
端子の第二１１−２に接続され、加算回路１２の出力が
拡張端子の第三１１−３に接続され、加算回路１２の他
の入力に拡張端子の第四１１−４が接続されたことを特
徴とする。この切換回路８は切換制御回路１０により制
御設定される。
【００２０】図１に示すように、切換回路８がセル検出
回路２の検出出力に接続された状態では、この図１の装
置は図４に示す従来例装置と同等である。すなわち、端
子１に被監視信号が入力する。セル検出回路２はこの被
監視信号に同期しその信号中に有効セルがあると検出出
力を送出する。遅延回路３はこの検出出力を入力とし、
この遅延回路３はシフトレジスタにより構成され、図外
のクロック信号により１セル時間毎に１段づつ図の右方
向にシフトされる。この動作によりこの遅延回路３はそ
の入力をｍセル時間後に遅延出力に送出する。アップダ
ウン・カウンタ４の加算入力にはセル検出回路２の検出
出力が入力し、その減算入力には前記遅延回路３の遅延
出力が入力する。閾値保持回路５は契約により設定され
た閾値ｎを保持する。この閾値ｎと上記アップダウン・
カウンタ４の内容Ｓが加算回路１２を介して比較判定回
路６に与えられ、 Ｓ ＞ ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
回路２の検出出力に接続された状態では、この図１の装
置は図４に示す従来例装置と同等である。すなわち、端
子１に被監視信号が入力する。セル検出回路２はこの被
監視信号に同期しその信号中に有効セルがあると検出出
力を送出する。遅延回路３はこの検出出力を入力とし、
この遅延回路３はシフトレジスタにより構成され、図外
のクロック信号により１セル時間毎に１段づつ図の右方
向にシフトされる。この動作によりこの遅延回路３はそ
の入力をｍセル時間後に遅延出力に送出する。アップダ
ウン・カウンタ４の加算入力にはセル検出回路２の検出
出力が入力し、その減算入力には前記遅延回路３の遅延
出力が入力する。閾値保持回路５は契約により設定され
た閾値ｎを保持する。この閾値ｎと上記アップダウン・
カウンタ４の内容Ｓが加算回路１２を介して比較判定回
路６に与えられ、 Ｓ ＞ ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。
【００２１】この図１に示すトラヒック監視装置を拡張
装置として利用するときには、図２に示すように複数ｋ
個縦続に接続する。図２はｋ＝２の場合の例示である。
すなわち図２の左側の装置（ＬＳＩ−１）の拡張端子の
第二１１−２が右側の装置（ＬＳＩ−２）の拡張端子の
第一１１−１に接続され、右側の装置（ＬＳＩ−２）の
拡張端子の第三１１−３が前段の拡張端子の第四１１−
４に接続される。後段（ＬＳＩ−２）の判定出力端子７
は開放される。そして切換回路８は、図２に示すように
前段（ＬＳＩ−１）はマスタモードとしてセル検出回路
２を選択し、後段（ＬＳＩ−２）はスレーブモードとし
て切換回路８は拡張端子１１−１を選択する。
装置として利用するときには、図２に示すように複数ｋ
個縦続に接続する。図２はｋ＝２の場合の例示である。
すなわち図２の左側の装置（ＬＳＩ−１）の拡張端子の
第二１１−２が右側の装置（ＬＳＩ−２）の拡張端子の
第一１１−１に接続され、右側の装置（ＬＳＩ−２）の
拡張端子の第三１１−３が前段の拡張端子の第四１１−
４に接続される。後段（ＬＳＩ−２）の判定出力端子７
は開放される。そして切換回路８は、図２に示すように
前段（ＬＳＩ−１）はマスタモードとしてセル検出回路
２を選択し、後段（ＬＳＩ−２）はスレーブモードとし
て切換回路８は拡張端子１１−１を選択する。
【００２２】このように縦続接続すると、遅延回路３は
この二つのセルトラヒック監視装置について直列に接続
されたことになり遅延量は２倍に拡張される。そしてア
ップダウン・カウンタ４の内容は前段および後段の内容
が前段の加算回路１２で加算されて前段の比較判定回路
６に与えられる。すなわちｍ×２について監視すること
ができる。前段の閾値保持回路５にはそれに相当する値
ｎを保持する。後段のセル検出回路２、比較判定回路６
および閾値保持回路５は利用されない。図２の×印の点
で回路を切断しておいてもよい。
この二つのセルトラヒック監視装置について直列に接続
されたことになり遅延量は２倍に拡張される。そしてア
ップダウン・カウンタ４の内容は前段および後段の内容
が前段の加算回路１２で加算されて前段の比較判定回路
６に与えられる。すなわちｍ×２について監視すること
ができる。前段の閾値保持回路５にはそれに相当する値
ｎを保持する。後段のセル検出回路２、比較判定回路６
および閾値保持回路５は利用されない。図２の×印の点
で回路を切断しておいてもよい。
【００２３】図３は本発明実施例装置を縦続にｋ個接続
する場合の構成図である。図１に示す本発明実施例装置
がｋ個、ＬＳＩ−１からＬＳＩ−ｋまで、拡張端子の第
二１１−２が次段の拡張端子の第一１１−１に接続さ
れ、拡張端子の第四１１−４が次段の拡張端子の第三１
１−３に接続され、左端にある装置ＬＳＩ−１では端子
１に被監視信号が接続され、端子７に判定出力が送出さ
れる。そして左端のある装置ＬＳＩ−１ではそのモード
はマスタモード（切換回路８はセル検出回路２を選択）
であり、その他の装置ＬＳＩ−２からｋではそのモード
はスレーブモード（切換回路８は拡張端子の第一１１−
１を選択）である。このように縦続接続する数をｋ個と
すれば、一つのセルトラヒック監視装置が監視できるｍ
の値のｋ倍の値について監視を実行することができる。
する場合の構成図である。図１に示す本発明実施例装置
がｋ個、ＬＳＩ−１からＬＳＩ−ｋまで、拡張端子の第
二１１−２が次段の拡張端子の第一１１−１に接続さ
れ、拡張端子の第四１１−４が次段の拡張端子の第三１
１−３に接続され、左端にある装置ＬＳＩ−１では端子
１に被監視信号が接続され、端子７に判定出力が送出さ
れる。そして左端のある装置ＬＳＩ−１ではそのモード
はマスタモード（切換回路８はセル検出回路２を選択）
であり、その他の装置ＬＳＩ−２からｋではそのモード
はスレーブモード（切換回路８は拡張端子の第一１１−
１を選択）である。このように縦続接続する数をｋ個と
すれば、一つのセルトラヒック監視装置が監視できるｍ
の値のｋ倍の値について監視を実行することができる。
【００２４】上記例ではこのセルトラヒック監視装置を
わかり易いようにハードウエアの構成で説明したが、実
用的にはこれと同等の回路をマイクロ・プロセッサおよ
びそのソフトウエアで実現できるように集積回路に組み
込み、プログラム制御により遅延回路３およびアップダ
ウン・カウンタ４に相当するメモリ領域の内容を書き換
えて実行できるように構成できる。すなわち、上記図１
に示すハードウエアの回路と同一の機能を果たす回路ま
たはその回路の組み合わせは一つの集積回路として構成
することができる。
わかり易いようにハードウエアの構成で説明したが、実
用的にはこれと同等の回路をマイクロ・プロセッサおよ
びそのソフトウエアで実現できるように集積回路に組み
込み、プログラム制御により遅延回路３およびアップダ
ウン・カウンタ４に相当するメモリ領域の内容を書き換
えて実行できるように構成できる。すなわち、上記図１
に示すハードウエアの回路と同一の機能を果たす回路ま
たはその回路の組み合わせは一つの集積回路として構成
することができる。
【００２５】
【発明の効果】以上説明したように、利用者は連続する
ｍセル時間内にｎ個のセルを越えてセルの送信をしない
こと、通信業者はこれに違反して送信されたセルを廃棄
することとの契約条件のもとに実行されるポリシング
で、ｍの値が異なる場合にも同一種類のハードウエアを
組み合わせて利用できるから、装置を量産することによ
りその価格を逓減することができる。また、遅延回路に
タップを設ける従来例に比べると、利用しないメモリを
大きい領域についてむだに設けておく必要がなくなり経
済的になる効果がある。
ｍセル時間内にｎ個のセルを越えてセルの送信をしない
こと、通信業者はこれに違反して送信されたセルを廃棄
することとの契約条件のもとに実行されるポリシング
で、ｍの値が異なる場合にも同一種類のハードウエアを
組み合わせて利用できるから、装置を量産することによ
りその価格を逓減することができる。また、遅延回路に
タップを設ける従来例に比べると、利用しないメモリを
大きい領域についてむだに設けておく必要がなくなり経
済的になる効果がある。
【図１】本発明実施例装置のブロック構成図。
【図２】本発明実施例セルトラヒック監視装置を２個縦
続接続した拡張装置のブロック構成図。
続接続した拡張装置のブロック構成図。
【図３】本発明実施例セルトラヒック監視装置をｋ個縦
続接続した拡張装置のブロック構成図。
続接続した拡張装置のブロック構成図。
【図４】従来例装置のブロック構成図。
【図５】従来例装置のブロック構成図。
１ 被監視信号が入力する端子 ２ セル検出回路 ３ 遅延回路（シフトレジスタにより構成される） ４ アップダウン・カウンタ ５ 閾値保持回路 ６ 比較判定回路 ７ 判定出力が送出される端子 ８ 切換回路 １０ 切換制御回路 １１−１、１１−２、１１−３、１１−４ 拡張端子 １２ 加算回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (2)
- 【請求項１】 被監視信号に同期しその信号中の有効セ
ルを検出するセル検出回路（２）と、 このセル検出回路の検出出力を入力とするｍセル時間
（ｍは２以上の自然数）の遅延回路（３）と、 この遅延回路の入力を加算入力とし前記遅延回路の遅延
出力を減算入力とするアップダウン・カウンタ（４）
と、 閾値ｎを保持する閾値保持回路（５）と、 前記アップダウン・カウンタの計数値と前記閾値ｎ（ｎ
は前記ｍより小さい自然数）とを比較する比較判定回路
（６）とを備えたセルトラヒック監視装置において、 前記アップダウン・カウンタの計数値を前記比較判定回
路に導く通路にその計数値を一つの入力としその比較判
定回路にその加算出力を与えるように加算回路（１２）
を挿入し、 四個の拡張端子（１１−１、１１−２、１１−３、１１
−４）を設け、 前記遅延回路（３）の入力を前記セル検出回路の検出出
力と前記拡張端子の第一（１１−１）とに選択切換する
切換回路（８）を備え、 前記遅延回路（３）の出力が前記拡張端子の第二（１１
−２）に接続され、 前記加算回路（１２）の出力が前記拡張端子の第三（１
１−３）に接続され、 前記加算回路（１２）の他の入力に前記拡張端子の第四
（１１−４）が接続されたことを特徴とするセルトラヒ
ック監視装置。 - 【請求項２】 請求項１記載のセルトラヒック監視装置
をｋ個（ｋは３以上の自然数）備え、そのｋ個の装置
が、前段の拡張端子の第二（１１−２）が後段の拡張端
子の第一（１１−１）に接続され、後段の拡張端子の第
三（１１−３）が前段の拡張端子の第四（１１−４）に
接続されるように縦続接続され、 最前段の装置（ＬＳＩ−１）では切換回路（８）は被監
視信号（１）を選択するマスタモードに設定され、 後段の装置（ＬＳＩ−２からｋ）では切換回路（８）は
拡張端子の第一（１１−１）を選択するスレーブモード
に設定されたセルトラヒック監視装置の拡張装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28802191A JP2844403B2 (ja) | 1991-11-01 | 1991-11-01 | セルトラヒック監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28802191A JP2844403B2 (ja) | 1991-11-01 | 1991-11-01 | セルトラヒック監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05130132A JPH05130132A (ja) | 1993-05-25 |
| JP2844403B2 true JP2844403B2 (ja) | 1999-01-06 |
Family
ID=17724788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28802191A Expired - Fee Related JP2844403B2 (ja) | 1991-11-01 | 1991-11-01 | セルトラヒック監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844403B2 (ja) |
-
1991
- 1991-11-01 JP JP28802191A patent/JP2844403B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05130132A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |