JP2855236B2 - セルトラヒック監視装置 - Google Patents
セルトラヒック監視装置Info
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- JP2855236B2 JP2855236B2 JP27301390A JP27301390A JP2855236B2 JP 2855236 B2 JP2855236 B2 JP 2855236B2 JP 27301390 A JP27301390 A JP 27301390A JP 27301390 A JP27301390 A JP 27301390A JP 2855236 B2 JP2855236 B2 JP 2855236B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケッ
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。
ト通信網の中で転送されるセル（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。
本発明は、あらかじめ契約されたトラヒックを越えて
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。
パケット通信網では、一つの中継点に一時に多数のセ
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は各セルのヘッダに設定されるバーチャル・
パス番号（Virtual Path Identifier,この明細書では
「VPI」という）毎にｍセル時間内にｎ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばｍ＝
３、ｎ＝１とすると、３セル時間内に同じVPIのセルを
１セルだけ送信できるが、これを越えて同じVPIのセル
を送信するとそのセルは廃棄されることになる。このた
めの監視および廃棄はポリシングといわれ、パケット通
信網の入口で自動的にかつ継続的に実行される。
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は各セルのヘッダに設定されるバーチャル・
パス番号（Virtual Path Identifier,この明細書では
「VPI」という）毎にｍセル時間内にｎ個のセルを越え
てセルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばｍ＝
３、ｎ＝１とすると、３セル時間内に同じVPIのセルを
１セルだけ送信できるが、これを越えて同じVPIのセル
を送信するとそのセルは廃棄されることになる。このた
めの監視および廃棄はポリシングといわれ、パケット通
信網の入口で自動的にかつ継続的に実行される。
第８図は従来例装置のブロック構成図である。この回
路は本願出願人から特許出願（特願平２−130464号、本
願出願時において未公開）されている。この第８図に示
す回路は、連続する５セル時間に３セルまで送信できる
が４セル以上は許されないように監視する回路である。
路は本願出願人から特許出願（特願平２−130464号、本
願出願時において未公開）されている。この第８図に示
す回路は、連続する５セル時間に３セルまで送信できる
が４セル以上は許されないように監視する回路である。
第８図では端子１に被監視信号が入力する。セル検出
回路２はこの被監視信号に同期しその信号中に有効セル
があると検出出力を送出する。シフトレジスタ３はこの
検出出力を入力とし、このシフトレジスタ３は図外のク
ロック信号により１セル時間毎に１段ずつ図の右方向に
シフトされる。すなわちこのシフトレジスタ３はその入
力がｍセル時間後に遅延出力に送出される。アップダウ
ン・カウンタ４の加算入力にはセル検出回路の検出出力
が入力し、その減算入力には前記シフトレジスタ３の遅
延出力が入力する。閾値保持回路５は契約により設定さ
れた閾値ｎを保持する。この閾値ｎと上記アップダウン
・カウンタ４の内容Ｓとを比較し、 Ｓ＞ｎ ならば禁止出力が判定出力としての端子７に送出され
る。
回路２はこの被監視信号に同期しその信号中に有効セル
があると検出出力を送出する。シフトレジスタ３はこの
検出出力を入力とし、このシフトレジスタ３は図外のク
ロック信号により１セル時間毎に１段ずつ図の右方向に
シフトされる。すなわちこのシフトレジスタ３はその入
力がｍセル時間後に遅延出力に送出される。アップダウ
ン・カウンタ４の加算入力にはセル検出回路の検出出力
が入力し、その減算入力には前記シフトレジスタ３の遅
延出力が入力する。閾値保持回路５は契約により設定さ
れた閾値ｎを保持する。この閾値ｎと上記アップダウン
・カウンタ４の内容Ｓとを比較し、 Ｓ＞ｎ ならば禁止出力が判定出力としての端子７に送出され
る。
このように構成された回路ではアップダウン・カウン
タ４には、過去のｍセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値ｎを越える
と禁止出力が端子７に送出される。判定出力が送出され
る端子７に禁止出力が送出されると、図外の回路で伝送
路のセルは廃棄される。
タ４には、過去のｍセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値ｎを越える
と禁止出力が端子７に送出される。判定出力が送出され
る端子７に禁止出力が送出されると、図外の回路で伝送
路のセルは廃棄される。
この従来例装置は、連続する任意の位相についてセル
時間ｍにわたるセル数が閾値ｎを越えたことを正しく監
視できる優れた回路である。しかし上述のようにVPI毎
にこの判定を行うにはこの第８図に示すハードウエアを
そのノードを通過するすべてのVPIを網羅する数だけ設
けなければならない。すなわち、カウンタ、閾値保持回
路、判定回路および減算制御回路がそれぞれVPI毎に個
別に必要であり、VPIの数が多い実用的なパケット通信
網で利用する場合にはハードウエア量が大きくなる欠点
がある。また、パケット通信網が高速化されると各ハー
ドウエアはそれぞれ高速の素子を必要とすることにな
る。
時間ｍにわたるセル数が閾値ｎを越えたことを正しく監
視できる優れた回路である。しかし上述のようにVPI毎
にこの判定を行うにはこの第８図に示すハードウエアを
そのノードを通過するすべてのVPIを網羅する数だけ設
けなければならない。すなわち、カウンタ、閾値保持回
路、判定回路および減算制御回路がそれぞれVPI毎に個
別に必要であり、VPIの数が多い実用的なパケット通信
網で利用する場合にはハードウエア量が大きくなる欠点
がある。また、パケット通信網が高速化されると各ハー
ドウエアはそれぞれ高速の素子を必要とすることにな
る。
本発明はこれを改良するもので、VPIの数が多くなっ
てもハードウエアを小型に構成することができるととも
に、通信が高速化されても対応することができるセルト
ラヒック監視装置を提供することを目的とする。
てもハードウエアを小型に構成することができるととも
に、通信が高速化されても対応することができるセルト
ラヒック監視装置を提供することを目的とする。
さらに、本発明は記憶回路にアクセスする回数を小さ
くして高速化に適するセルトラヒック監視装置を提供す
ることを目的とする。
くして高速化に適するセルトラヒック監視装置を提供す
ることを目的とする。
本発明は、複数のVPIについて前記カウンタ値および
閾値を対応表として一つの記憶回路に保持し、判定制御
手段が、複数のVPIについて共通に設けられ、この対応
表を参照しかつ書換えるように構成された一つのプログ
ラム制御回路により構成されるとともに、１セル時間毎
にシフトされる遅延回路を設け、この遅延回路にVPIあ
るいはアドレスを保持させて記憶回路へのアクセス回数
を少なくすることを特徴とする。
閾値を対応表として一つの記憶回路に保持し、判定制御
手段が、複数のVPIについて共通に設けられ、この対応
表を参照しかつ書換えるように構成された一つのプログ
ラム制御回路により構成されるとともに、１セル時間毎
にシフトされる遅延回路を設け、この遅延回路にVPIあ
るいはアドレスを保持させて記憶回路へのアクセス回数
を少なくすることを特徴とする。
VPI識別回路から出力が送出されると、プログラム制
御回路はカウンタ値の加算動作とそのセルを廃棄するか
否かの判定動作を実行し、遅延回路から遅延出力が送出
さると、プログラム制御回路はカウンタ値の減算動作を
実行するように構成すると、プログラム制御回路の起動
回数を小さくすることができる。
御回路はカウンタ値の加算動作とそのセルを廃棄するか
否かの判定動作を実行し、遅延回路から遅延出力が送出
さると、プログラム制御回路はカウンタ値の減算動作を
実行するように構成すると、プログラム制御回路の起動
回数を小さくすることができる。
さらに、本発明では遅延回路にタップを設けて異なる
ｍの値に対応できるように構成することができる。この
構成の場合には、遅延回路にタップ値を保持させて遅延
出力に現れるタップ値とその出力が得られたタップ位置
とが一致するときにそのタップ出力を有効出力としてプ
ログラム制御回路が起動するように構成することができ
る。
ｍの値に対応できるように構成することができる。この
構成の場合には、遅延回路にタップ値を保持させて遅延
出力に現れるタップ値とその出力が得られたタップ位置
とが一致するときにそのタップ出力を有効出力としてプ
ログラム制御回路が起動するように構成することができ
る。
一つの記憶回路に、VPIと、カウンタ値と、閾値とを
対応させた対応表を設定する。カウンタ制御回路および
比較判定回路は一つのプログラム制御回路により構成さ
れ、この対応表を参照してその内容を読出しまたその内
容を書換えることにより処理が行われる。さらにこのプ
ログラム制御回路には遅延回路を設け、この遅延回路に
VPIまたは記憶回路のアドレスを保持して記憶回路のア
クセスに利用する。
対応させた対応表を設定する。カウンタ制御回路および
比較判定回路は一つのプログラム制御回路により構成さ
れ、この対応表を参照してその内容を読出しまたその内
容を書換えることにより処理が行われる。さらにこのプ
ログラム制御回路には遅延回路を設け、この遅延回路に
VPIまたは記憶回路のアドレスを保持して記憶回路のア
クセスに利用する。
したがって、VPIの数が多くなっても対応表の行数が
大きくなるだけであって、ハードウエアを別に増設する
必要がなくなる。
大きくなるだけであって、ハードウエアを別に増設する
必要がなくなる。
また、遅延回路にタップを設けることにより異なるｍ
の値に対応できるようになるから、契約条件としてｍの
値を多様化することができる。
の値に対応できるようになるから、契約条件としてｍの
値を多様化することができる。
遅延回路にタップを設け、遅延回路にタップ値を保持
させるように構成すると、出力が得られたタップ位置と
その出力に現れるタップ値との一致がないときには記憶
回路にアクセスする必要がなくなり、プログラム制御回
路の起動回数を小さくすることができる。
させるように構成すると、出力が得られたタップ位置と
その出力に現れるタップ値との一致がないときには記憶
回路にアクセスする必要がなくなり、プログラム制御回
路の起動回数を小さくすることができる。
第１図は本発明第一実施例装置のブロック構成図であ
る。この装置は、端子１に被監視信号が入力する。被監
視信号はパケット通信網の一つのノードを通過する伝送
信号である。端子１の信号は被監視信号に同期しその信
号中の有効セルを検出するセル検出回路２に入力する。
このセル検出回路２により検出された有効セルは、VPI
識別回路８によりそのヘッダの内容からVPIが識別され
る。検出された有効セルがVPI毎に、あらかじめ設定さ
れた条件ｍセル時間にわたりｎセルを越えるか否かを判
定して判定出力を送出する制御判定手段としてプログラ
ム制御回路10と記憶回路12とを備える。
る。この装置は、端子１に被監視信号が入力する。被監
視信号はパケット通信網の一つのノードを通過する伝送
信号である。端子１の信号は被監視信号に同期しその信
号中の有効セルを検出するセル検出回路２に入力する。
このセル検出回路２により検出された有効セルは、VPI
識別回路８によりそのヘッダの内容からVPIが識別され
る。検出された有効セルがVPI毎に、あらかじめ設定さ
れた条件ｍセル時間にわたりｎセルを越えるか否かを判
定して判定出力を送出する制御判定手段としてプログラ
ム制御回路10と記憶回路12とを備える。
この記憶回路12には、複数のVPIについて情報を記憶
するアドレス値およびそのアドレス値にそれぞれｍセル
時間に識別されたセル数を表示するカウンタ値とその閾
値ｎとを記憶する。さらにプログラム制御回路10には、
遅延回路として１セル時間毎に１段ずつシフトされるｍ
段のシフトレジスタ３が接続されている。
するアドレス値およびそのアドレス値にそれぞれｍセル
時間に識別されたセル数を表示するカウンタ値とその閾
値ｎとを記憶する。さらにプログラム制御回路10には、
遅延回路として１セル時間毎に１段ずつシフトされるｍ
段のシフトレジスタ３が接続されている。
このシフトレジスタ３は、複数の異なる値ｍについて
タップが設けられ、記憶回路12には複数のVPIについて
採用するタップ位置が記憶されている。この図に表示さ
れたタップ数は２であり、最も右のシフトアウト出力も
ここでは便宜上タップといい、タップ位置２とする。
タップが設けられ、記憶回路12には複数のVPIについて
採用するタップ位置が記憶されている。この図に表示さ
れたタップ数は２であり、最も右のシフトアウト出力も
ここでは便宜上タップといい、タップ位置２とする。
ここで、このシフトレジスタ３の各段に保持される内
容はVPIに対応するタップ値および閾値ｎが記憶された
その記憶回路のアドレス値である。プログラム制御回路
10はシフトレジスタ３の各タップから読出されるアドレ
ス値にしたがってそのカウンタ値が記憶されたアドレス
をただちにアクセスすることができるように構成されて
いる。
容はVPIに対応するタップ値および閾値ｎが記憶された
その記憶回路のアドレス値である。プログラム制御回路
10はシフトレジスタ３の各タップから読出されるアドレ
ス値にしたがってそのカウンタ値が記憶されたアドレス
をただちにアクセスすることができるように構成されて
いる。
このような装置では、セル検出回路２により有効セル
が検出されると、VPI識別回路８によりそのヘッダからV
PIが識別され、プログラム制御回路10に入力する。プロ
グラム制御回路10は記憶回路12の対応するVPIをアクセ
スし、そのアドレス値および利用するシフトレジスタ３
のタップ値を表から取出す。そして、そのVPIに対応す
るアドレスにアクセスしてそのカウンタ値を１繰り上
げ、その繰り上げた値と閾値とを比較し、閾値を越える
ときには判定出力として禁止出力を送出する。閾値以下
であるときには１加算されたカウンタ値を格納し、さら
にアドレスとタップ値をシフトレジスタ３に保持させ
る。これを有効セルが検出されるたびに実行する。
が検出されると、VPI識別回路８によりそのヘッダからV
PIが識別され、プログラム制御回路10に入力する。プロ
グラム制御回路10は記憶回路12の対応するVPIをアクセ
スし、そのアドレス値および利用するシフトレジスタ３
のタップ値を表から取出す。そして、そのVPIに対応す
るアドレスにアクセスしてそのカウンタ値を１繰り上
げ、その繰り上げた値と閾値とを比較し、閾値を越える
ときには判定出力として禁止出力を送出する。閾値以下
であるときには１加算されたカウンタ値を格納し、さら
にアドレスとタップ値をシフトレジスタ３に保持させ
る。これを有効セルが検出されるたびに実行する。
シフトレジスタ３は１せる時間毎に図の右方にシフト
される。
される。
それぞれのタップからシフトアウト出力（アドレスお
よびタップ値）がプログラム制御回路10に入力すると、
入力するタップ値とシフトアウト出力のタップ位置とが
一致する場合、すなわちタップ位置１からタップ値１が
シフトアウト出力されあるいはタップ位置２からタップ
値２がシフトアウトされると、これが取込まれプログラ
ム制御回路10が起動されて、そのシフトアウト出力に表
示されたアドレスにアクセスしてカウンタ値を１だけ減
算する。タップの数は異なるｍの種類数に対応する。ま
たタップ位置までの段数はそれぞれｍの値に等しい。こ
の構成ではタップ値とタップ位置との比較を行い一致す
るときのみに記憶回路にアクセスするのでアクセス回数
が小さくなる。したがってタップの数が多いときすなわ
ちｍの種類が多いときにはこの構成は有利である。
よびタップ値）がプログラム制御回路10に入力すると、
入力するタップ値とシフトアウト出力のタップ位置とが
一致する場合、すなわちタップ位置１からタップ値１が
シフトアウト出力されあるいはタップ位置２からタップ
値２がシフトアウトされると、これが取込まれプログラ
ム制御回路10が起動されて、そのシフトアウト出力に表
示されたアドレスにアクセスしてカウンタ値を１だけ減
算する。タップの数は異なるｍの種類数に対応する。ま
たタップ位置までの段数はそれぞれｍの値に等しい。こ
の構成ではタップ値とタップ位置との比較を行い一致す
るときのみに記憶回路にアクセスするのでアクセス回数
が小さくなる。したがってタップの数が多いときすなわ
ちｍの種類が多いときにはこの構成は有利である。
この動作を第２図および第３図にフローチャートによ
り示す。プログラム制御回路10はセル検出が行われたと
き、およびタップからシフトアウト出力が送出されたと
きに起動される。第２図はセル検出が行われたときの動
作であり、第３図はタップからシフトアウト出力が送出
されたときの動作である。
り示す。プログラム制御回路10はセル検出が行われたと
き、およびタップからシフトアウト出力が送出されたと
きに起動される。第２図はセル検出が行われたときの動
作であり、第３図はタップからシフトアウト出力が送出
されたときの動作である。
このように本発明によれば、VPI毎にハードウエアを
設ける必要がなくなり装置全体を小型化することができ
る。一つの被監視信号からは同一VPIの複数の有効セル
が同時に検出されることはないから、この処理は１セル
時間内に実行すれば到来するセルについて次々に連続し
て処理を行うことができる。ちなみに、150Mb/sの伝送
路では１セル時間は2.7μＳであるから、チップ形のCPU
で対応することができる。
設ける必要がなくなり装置全体を小型化することができ
る。一つの被監視信号からは同一VPIの複数の有効セル
が同時に検出されることはないから、この処理は１セル
時間内に実行すれば到来するセルについて次々に連続し
て処理を行うことができる。ちなみに、150Mb/sの伝送
路では１セル時間は2.7μＳであるから、チップ形のCPU
で対応することができる。
またこの第一実施例装置では、シフトレジスタ３にア
ドレス値およびタップ値を保持するので、シフトアウト
されたタップ値がそのタップ位置でないときには記憶回
路12に対するアクセスを行うことはなく、むだなアクセ
スを省略してそれだけ消費電力を経済化することができ
るとともに、プログラム制御回路10を低速のハードウエ
アで構成することができるようになる利点がある。
ドレス値およびタップ値を保持するので、シフトアウト
されたタップ値がそのタップ位置でないときには記憶回
路12に対するアクセスを行うことはなく、むだなアクセ
スを省略してそれだけ消費電力を経済化することができ
るとともに、プログラム制御回路10を低速のハードウエ
アで構成することができるようになる利点がある。
第４図は本発明第二実施例装置のブロック構成図であ
る。この例はシフトレジスタ３にVPIを保持してシフト
させる構成である。第５図および第６図にその動作説明
フローチャートを示す。第５図は有効セルの検出動作か
らセルの受付または廃棄までの動作を示し、第６図はシ
フトアウト出力によるカウンタ値の減算処理の動作を示
す。
る。この例はシフトレジスタ３にVPIを保持してシフト
させる構成である。第５図および第６図にその動作説明
フローチャートを示す。第５図は有効セルの検出動作か
らセルの受付または廃棄までの動作を示し、第６図はシ
フトアウト出力によるカウンタ値の減算処理の動作を示
す。
この構成によっても、VPI毎にハードウエアを設ける
必要がないから装置全体を小型化することができる。
必要がないから装置全体を小型化することができる。
第７図は本発明第三実施例装置のブロック構成図であ
る。この例は同じくシフトレジスタ３にVPIを保持させ
る構成であるが、異なる複数のｍについて遅延回路にタ
ップを設けたところに特徴がある。その動作は前記第一
実施例装置あるいは第二実施例装置の説明から同様に理
解できるので詳しい説明は省略する。
る。この例は同じくシフトレジスタ３にVPIを保持させ
る構成であるが、異なる複数のｍについて遅延回路にタ
ップを設けたところに特徴がある。その動作は前記第一
実施例装置あるいは第二実施例装置の説明から同様に理
解できるので詳しい説明は省略する。
この装置によってもVPI毎にハードウエアを設ける必
要がなく、装置を小型化することができる。
要がなく、装置を小型化することができる。
ここで遅延回路あるいはシフトレジスタについて説明
すると、遅延回路として上記各例で説明したようにハー
ドウエアによるシフトレジスタを設けることは必ずしも
必要ではない。RAMにより構成された記憶回路とプログ
ラム制御されるポインタを用いてここで説明したシフト
レジスタと同等の遅延回路を構成し、その各段に、アド
レス値、タップ値あるいはVPIなどを保持できる相応の
回路を保持できるように構成して、同様に本発明を実施
することができる。このRAMにより構成された記憶回路
あるいはプログラム制御されるポインタは別に設けるこ
ともできるし、この実施例の記憶回路12の一部の領域を
利用し、プログラム制御回路10の中にソフトウエアを組
み込む構成とすることもできる。
すると、遅延回路として上記各例で説明したようにハー
ドウエアによるシフトレジスタを設けることは必ずしも
必要ではない。RAMにより構成された記憶回路とプログ
ラム制御されるポインタを用いてここで説明したシフト
レジスタと同等の遅延回路を構成し、その各段に、アド
レス値、タップ値あるいはVPIなどを保持できる相応の
回路を保持できるように構成して、同様に本発明を実施
することができる。このRAMにより構成された記憶回路
あるいはプログラム制御されるポインタは別に設けるこ
ともできるし、この実施例の記憶回路12の一部の領域を
利用し、プログラム制御回路10の中にソフトウエアを組
み込む構成とすることもできる。
以上説明したように、本発明によればVPI毎にハード
ウエアを設ける必要がなくなり、複数あるいは多数のVP
Iについて共通にかつ時分割的に利用されるプログラム
制御回路および記憶回路により監督装置を構成すること
ができる。したがって、VPI数が大きいときに装置がき
わめて小型化される。さらに、消費電力が小さくなる。
また、通信速度の高速化に対してその対応が容易になる
効果がある。さらに、プログラム制御回路に遅延回路を
接続し、この遅延回路にアドレス値およびタップ値を保
持させる場合には、プログラム制御回路が記憶回路をア
クセスする回路が小さくなり、さらに高速化に有利であ
る。
ウエアを設ける必要がなくなり、複数あるいは多数のVP
Iについて共通にかつ時分割的に利用されるプログラム
制御回路および記憶回路により監督装置を構成すること
ができる。したがって、VPI数が大きいときに装置がき
わめて小型化される。さらに、消費電力が小さくなる。
また、通信速度の高速化に対してその対応が容易になる
効果がある。さらに、プログラム制御回路に遅延回路を
接続し、この遅延回路にアドレス値およびタップ値を保
持させる場合には、プログラム制御回路が記憶回路をア
クセスする回路が小さくなり、さらに高速化に有利であ
る。
第１図は本発明第一実施例装置のブロック構成図。 第２図はその第一実施例装置のセル受付または廃棄の処
理を説明する動作フローチャート。 第３図はその第一実施例装置のカウンタ値の減算処理を
説明するフローチャート。 第４図は本発明第二実施例装置のブロック構成図。 第５図はその第二実施例装置のセル受付または廃棄の処
理を説明する動作フローチャート。 第６図はその第二実施例装置のカウンタ値の減算処理を
説明するフローチャート。 第７図は本発明第三実施例装置のブロック構成図。 第８図は従来例装置のブロック構成図。 １……被監視信号が入力する端子、２……セル検出回
路、３……シフトレジスタ、４……アップダウン・カウ
ンタ、５……閾値保持回路、６……比較判定回路、７…
…判定出力が送出される端子、８……VPI識別回路、10
……プログラム制御回路、12……対応表が記憶される記
憶回路。
理を説明する動作フローチャート。 第３図はその第一実施例装置のカウンタ値の減算処理を
説明するフローチャート。 第４図は本発明第二実施例装置のブロック構成図。 第５図はその第二実施例装置のセル受付または廃棄の処
理を説明する動作フローチャート。 第６図はその第二実施例装置のカウンタ値の減算処理を
説明するフローチャート。 第７図は本発明第三実施例装置のブロック構成図。 第８図は従来例装置のブロック構成図。 １……被監視信号が入力する端子、２……セル検出回
路、３……シフトレジスタ、４……アップダウン・カウ
ンタ、５……閾値保持回路、６……比較判定回路、７…
…判定出力が送出される端子、８……VPI識別回路、10
……プログラム制御回路、12……対応表が記憶される記
憶回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−183939（ＪＰ，Ａ) 特開 平１−183938（ＪＰ，Ａ) 特開 平４−25255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28,12/56
Claims (7)
- 【請求項１】被監視信号に同期しその信号中の有効セル
を検出するセル検出回路と、 このセル検出回路により検出された有効セルのバーチャ
ルパス番号（Virtual Path Identifier,以下「VPI」と
いう）を識別するVPI識別回路と、 前記有効セルがVPI毎に、あらかじめ設定された条件ｍ
セル時間にわたりｎセルを越えるか否かを判定して判定
出力を送出する制御判定手段と を備えたセルトラヒック監視装置において、 前記制御判定手段は、 複数のVPIについてｍセル時間に識別されたセル数を表
示するカウンタ値、その閾値ｎおよびそのアドレス値を
記憶する記憶回路と、 前記記憶回路をアクセスするプログラム制御回路により
構成された制御部と、 この制御部に接続され１セル時間毎にシフトされｍセル
時間後に出力を送出する遅延回路と を含むことを特徴とするセルトラヒック監視装置。 - 【請求項２】前記プログラム制御回路は、前記VPI識別
回路の出力が送出される毎に前記カウンタ値の加算およ
び判定のための動作を実行する手段と、前記遅延回路の
出力が送出される毎に前記カウンタ値の減算動作を実行
する手段とを含む請求項１記載のセルトラヒック監視装
置。 - 【請求項３】前記遅延回路には複数の異なる値ｍについ
てタップが設けられた請求項２記載のセルトラヒック監
視装置。 - 【請求項４】前記遅延回路にはVPIに対応して、採用す
べきタップ値が記憶され、 前記プログラム制御回路は、各タップから出力されるタ
ップ値がその信号に出力されたタップ位置と一致すると
き前記減算動作を実行する手段を含む 請求項３記載のセルトラヒック監視装置。 - 【請求項５】VPIに対応して参照すべき前記記憶回路の
アドレス値が併せて前記遅延回路の各段に保持され、 前記制御部は前記遅延回路の出力から送出されるアドレ
ス値を利用して前記記憶回路をアクセスする手段を含む 請求項３または４記載のセルトラヒック監視装置。 - 【請求項６】前記遅延回路の各段に保持される内容は前
記VPI識別回路で識別されたVPIであり、 前記制御部は前記遅延回路のシフトアウト端子から読出
されるVPIを利用してそのVPIに対応するアドレスをアク
セスする手段を含む 請求項２記載のセルトラヒック監視装置。 - 【請求項７】前記遅延回路はシフトレジスタにより構成
された請求項１ないし６のいずれかに記載のセルトラヒ
ック監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27301390A JP2855236B2 (ja) | 1990-10-11 | 1990-10-11 | セルトラヒック監視装置 |
Applications Claiming Priority (1)
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| JP27301390A JP2855236B2 (ja) | 1990-10-11 | 1990-10-11 | セルトラヒック監視装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH04150346A JPH04150346A (ja) | 1992-05-22 |
| JP2855236B2 true JP2855236B2 (ja) | 1999-02-10 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855236B2 (ja) |
-
1990
- 1990-10-11 JP JP27301390A patent/JP2855236B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04150346A (ja) | 1992-05-22 |
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