JPH04150346A - セルトラヒック監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケット
通信網の中で転送されるセル（この明細書では固定長の
パケットを「セル」という）のトラヒックを監視する技
術に関する。

本発明は、あらかじめ契約されたトラヒックを越えてセ
ルが送信されたときに、契約違反としてそのセルを廃棄
するポリシング（Ｐｏｌｉｃｉｎｇ、警察行為）に利用
する。

〔従来の技術〕

パケット通信網では、一つの中継点に一時に多数のセル
が集中的に到来すると円滑な運用ができなくなる。この
ためパケット通信網を運用する通信業者は利用者との契
約の中で、 ■　利用者は各セルのヘッダに設定されるバーチセル・
パス番号（Ｖｉｒｔｕａｌ　Ｐａｔｈ　Ｉｄｅｎｔｉｆ
ｉｅｒ、この明細書では「ＶＰＩ」という）毎にｍセル
時間内にｎ個のセルを越えてセルの送信をしないこと、 ■　通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばｍ＝
３、ｎ＝１とすると、３セル時間内に同じＶＰＩのセル
を１セルだけ送信できるが、これを越えて同じＶＰＩの
セルを送信するとそのセルは廃棄されることになる。こ
のための監視および廃棄はポリシングといわれ、パケッ
ト通信網の入口で自動的にかつ継続的に実行される。

第８図は従来例装置のブロック構成図である。

この回路は本願出願人から特許出願（特願平２１３０４
６４号、本願出願時において未公開）されている。この
第８図に示す回路は、連続する５セル時間に３セルまで
送信できるが４セル以上は許されないように監視する回
路である。

第８図では端子１に被監視信号が人力する。セル検出回
路２はこの被監視信号に同期しその信号中に有効セルが
あると検出出力を送出する。シフトレジスタ３はこの検
出出力を入力とし、このシフトレジスタ３は図外のクロ
ック信号により１セル時間毎に１段ずつ図の右方向にシ
フトされる。

すなわちこのシフトレジスタ３はその入力がｍセル時間
後に遅延出力に送出される。アップダウン・カウンタ４
の加算入力にはセル検出回路の検出出力が入力し、その
減算人力には前記シフトレジスタ３の遅延出力が入力す
る。閾値保持回路５は契約により設定された閾値ｎを保
持する。この閾値ｎと上記アップダウン・カウンタ４の
内容Ｓとを比較し、 Ｓ＞ｎ ならば禁止出力が判定出力としての端子７に送出される
。

このように構成された回路ではアップダウン・カウンタ
４には、過去のｍセル時間に検出されたセルの数が記憶
されることになり、これが設定された閾値ｎを越えると
禁止出力が端子７に送出される。判定出力が送出される
端子７に禁止出力が送出されると、図外の回路で伝送路
のセルは廃棄される。

〔発明が解決しようとする課題〕

この従来例装置は、連続する任意の位相についてセル時
間ｍにわたるセル数が閾値ｎを越えたことを正しく監視
できる優れた回路である。しかし上述のようにＶＰＩ毎
にこの判定を行うにはこの第８図に示すハードウェアを
そのノードを通過するすべてのＶＰＩを網羅する数だけ
設けなければならない。すなわち、カウンタ、閾値保持
回路、判定回路および減算制御回路がそれぞれＶＰＩ毎
に個別に必要であり、ＶＰＩの数が多い実用的なパケッ
ト通信網で利用する場合にはハードウェア量が大きくな
る欠点がある。また、パケット通信網が高速化されると
各ハードウェアはそれぞれ高速の素子を必要とすること
になる。

本発明はこれを改良するもので、ＶＰＩＯ数が多くなっ
てもハードウェアを小型に構成することができるととも
に、通信が高速化されても対応することができるセルト
ラヒック監視装置を提供することを目的とする。

さらに、本発明は記憶回路にアクセスする回数を小さく
して高速化に適するセルトラヒック監視装置を提供する
ことを目的とする。

〔課題を解決するための手段〕

本発明は、複数のＶＰＩについて前記カウンタ値および
閾値を対応表として一つの記憶回路に保持し、判定制御
手段が、複数のＶＰＩについて共通に設けられ、この対
応表を参照しかつ書換えるように構成された一つのプロ
グラム制御回路により構成されるとともに、１セル時間
毎にシフトされる遅延回路を設け、この遅延回路にＶＰ
Ｉあるいはアドレスを保持させて記憶回路へのアクセス
回数を少なくすることを特徴とする。

ＶＰＩ識別回路から出力が送出されると、プログラム制
御回路はカウンタ値の加算動作とそのセルを廃棄するか
否かの判定動作を実行し、遅延回路から遅延出力が送出
さると、プログラム制御回路はカウンタ値の減算動作を
実行するように構成すると、プログラム制御回路の起動
回数を小さくすることができる。

さらに、本発明では遅延回路にタップを設けて異なるｍ
の値に対応できるように構成することができる。この構
成の場合には、遅延回路にタップ値を保持させて遅延出
力に現れるタップ値とその出力が得られたタップ位置と
が一致するときにそのタップ出力を有効出力としてプロ
グラム制御回路が起動するように構成することができる
。

〔作用〕

一つの記憶回路に、ＶＰＩと、カウンタ値と、閾値とを
対応させた対応表を設定する。カウンタ制御回路および
比較判定回路は一つのプログラム制御回路により構成さ
れ、この対応表を参照してその内容を読出しまたその内
容を書換えることにより処理が行われる。さらにこのプ
ログラム制御回路には遅延回路を設け、この遅延回路に
ＶＰＩまたは記憶回路のアドレスを保持して記憶回路の
アクセスに利用する。

したがって、ＶＰＩの数が多くなっても対応表の行数が
大きくなるだけであって、ハードウェアを別に増設する
必要がなくなる。

また、遅延回路にタップを設けることにより異なるｍの
値に対応できるようになるから、契約条件としてｍの値
を多様化することができる。

遅延回路にタップを設け、遅延回路にタップ値を保持さ
せるように構成すると、出力が得られたタップ位置とそ
の出力に現れるタップ値との一致がないときには記憶回
路にアクセスする必要がなくなり、プログラム制御回路
の起動−回数を小さくすることができる。

〔実施例〕

第１図は本発明第一実施例装置のブロック構成図である
。この装置は、端子１に被監視信号が入力する。被監視
信号はパケット通信網の一つのノードを通過する伝送信
号である。端子１の信号は被監視信号に同期しその信号
中の有効セルを検出するセル検出回路２に入力する。こ
のセル検出回路２により検出された有効セルは、ＶＰＩ
識別回路８によりそのヘッダの内容からＶＰＩが識別さ
れる。検出された有効セルがＶＰＩ毎に、あらかじめ設
定された条件ｍセル時間にわたりｎセルを越えるか否か
を判定して判定出力を送出する制御判定手段としてプロ
グラム制御回路１０と記憶回路１２とを備える。

この記憶回路１２には、複数のＶＰＩについて情報を記
憶するアドレス値およびそのアドレス値にそれぞれｍセ
ル時間に識別されたセル数を表示するカウンタ値とその
閾値ｎとを記憶する。さらにプログラム制御回路１０に
は、遅延回路として１セル時間毎に１段ずつシフトされ
るｍ段のシフトレジスタ３が接続されている。

このシフトレジスタ３は、複数の異なる値ｍについてタ
ップが設けられ、記憶回路１２には複数のＶＰＩについ
て採用するタップ位置が記憶されている。この図に表示
されたタップ数は２であり、最も右のシフトアウト出力
もここでは便宜上タップといい、タップ位置２とする。

ここで、このシフトレジスタ３の各段に保持される内容
はＶＰＩに対応するタップ値および閾値ｎが記憶された
その記憶回路のアドレス値である。

プログラム制御回路１０はシフトレジスタ３の各タップ
から読出されるアドレス値にしたがってそのカウンタ値
が記憶されたアドレスをただちにアクセスすることがで
きるように構成されている。

このような装置では、セル検出回路２により有効セルが
検出されると、ＶＰＩ識別回路８によりそのヘッダから
ＶＰＩが識別され、プログラム制御回路１０に入力する
。プログラム制御回路１ｏは記憶回路１２の対応するＶ
ＰＩをアクセスし、そのアドレス値および利用するシフ
トレジスタ３のタップ値を表から取出す。そして、その
ＶＰＩに対応するアドレスにアクセスしてそのカウンタ
値を１繰り上げ、その繰り上げた値と閾値とを比較し、
閾値を越えるときには判定出力として禁止出力を送出す
る。闇値以下であるときには１加算されたカウンタ値を
格納し、さらにアドレスとタップ値をシフトレジスタ３
に保持させる。これを有効セルが検出されるたびに実行
する。

シフトレジスタ３は１セル時間毎に図の右方にシフトさ
れる。

それぞれのタップからシフトアウト出力（アドレスおよ
びタップ値）がプログラム制御回路１０に■ 入力すると、入力するタップ値とシフトアウト出力のタ
ップ位置とが一致する場合、すなわちタップ位置１から
タップ値１がシフトアウト出力されあるいはタップ位置
２からタップ値２がシフトアウトされると、これが取込
まれプログラム制御回路１０が起動されて、そのシフト
アウト出力に表示されたアドレスにアクセスしてカウン
タ値を１だけ減算する。タップの数は異なるｍの種類数
に対応する。またタップ位置までの段数はそれぞれｍの
値に等しい。この構成ではタップ値とタップ位置との比
較を行い一致するときのみに記憶回路にアクセスするの
でアクセス回数が小さくなる。したがってタップの数が
多いときすなわちｍの種類が多いときにはこの構成は有
利である。

この動作を第２図および第３図にフローチャートにより
示す。プログラム制御回路１０はセル検出が行われたと
き、およびタップからシフトアウト出力が送出されたと
きに起動される。第２図はセル検出が行われたときの動
作であり、第３図はタップからシフトアウト出力が送出
されたときの動作である。

このように本発明によれば、ＶＰＩ毎にハードウェアを
設ける必要がなくなり装置全体を小型化することができ
る。一つの被監視信号からは同−ＶＰＩの複数の有効セ
ルが同時に検出されることはないから、この処理は１セ
ル時間内に実行すれば到来するセルについて次々に連続
して処理を行うことができる。ちなみに、１５０Ｍｂ／
ｓの伝送路では１セル時間は２．７μｓであるから、チ
ップ形のＣＰＵで対応することができる。

またこの第一実施例装置では、シフトレジスタ３にアド
レス値およびタップ値を保持するので、シフトアウトさ
れたタップ値がそのタップ位置でないときには記憶回路
１２に対するアクセスを行うことはなく、むだなアクセ
スを省略してそれだけ消費電力を経済化することができ
るとともに、プログラム制御回路１０を低速のハードウ
ェアで構成することができるようになる利点がある。

第４図は本発明第二実施例装置のブロック構成図である
。この例はシフトレジスタ３にＶＰＩを保持してシフト
させる構成である。第５図および第６図にその動作説明
フローチャートを示す。第５図は有効セルの検出動作か
らセルの受付または廃棄までの動作を示し、第６図はシ
フトアウト出力によるカウンタ値の減算処理の動作を示
す。

この構成によっても、ＶＰＩ毎にハードウェアを設ける
必要がないから装置全体を小型化することができる。

第７図は本発明第三実施例装置のブロック構成図である
。この例は同じくシフトレジスタ３にＶＰＩを保持させ
る構成であるが、異なる複数のｍについて遅延回路にタ
ップを設けたところに特徴がある。その動作は前記第一
実施例装置あるいは第二実施例装置の説明から同様に理
解できるので詳しい説明は省略する。

この装置によってもＶＰＩ毎にハードウェアを設ける必
要がなく、装置を小型化することができる。

ここで遅延回路あるいはシフトレジスタについて説明す
ると、遅延回路として上記各側で説明したようにハード
ウェアによるシフトレジスタを設けることは必ずしも必
要ではない。ＲＡＭにより構成された記憶回路とプログ
ラム制御されるポインタを用いてここで説明したシフト
レジスタと同等の遅延回路を構成し、その各段に、アド
レス値、タップ値あるいはＶＰＩなどを保持できる相応
の回路を保持できるように構成して、同様に本発明を実
施することができる。このＲＡＭにより構成された記憶
回路あるいはプログラム制御されるポインタは別に設け
ることもできるし、この実施例の記憶回路１２の一部の
領域を利用し、プログラム制御回路１０の１月ごソフト
ウェアを組み込む構成とすることもできる。

〔発明の効果〕

以上説明したように、本発明によればＶＰＩ毎にハード
ウェアを設ける必要がなくなり、複数あるいは多数のＶ
ＰＩについて共通にかつ時分割的に利用されるプログラ
ム制御回路および記憶回路により監視装置を構成するこ
とができる。したがって、ＶＰＩ数が大きいときに装置
がきわめて小型化される。さらに、消費電力が小さくな
る。また、通信速度の高速化に対してその対応が容易に
なる効果がある。さらに、プログラム制御回路に遅延回
路を接続し、この遅延回路にアドレス値およびタップ値
を保持させる場合には、プログラム制御回路が記憶回路
をアクセスする回数が小さくなり、さらに高速化に有利
である。

【図面の簡単な説明】

第１図は本発明第一実施例装置のブロック構成図。 第２図はその第一実施例装置のセル受付または廃棄の処
理を説明する動作フローチャート。 第３図はその第一実施例装置のカウンタ値の減算処理を
説明するフローチャート。 第４図は本発明第二実施例装置のブロック構成図。 第５図はその第二実施例装置のセル受付または廃棄の処
理を説明する動作フローチャート。 第６図はその第二実施例装置のカウンタ値の減算処理を
説明するフローチャート。 第７図は本発明第三実施例装置のブロック構成図。 第８図は従来例装置のブロック構成図。 １・・・被監視信号が入力する端子、２・・・セル検出
回路、３・・・シフトレジスタ、４・・・アップダウン
・カウンタ、５・・・閾値保持回路、６・・・比較判定
回路、７・・・判定出力が送出される端子、８・・・Ｖ
ＰＩ識別回路、１０・・・プログラム制御回路、１２・
・・対応表が記憶される記憶回路。 特許出願人　　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 １、被監視信号に同期しその信号中の有効セルを検出す
   るセル検出回路と、 このセル検出回路により検出された有効セルのバーチャ
   ルパス番号（Ｖｉｒｔｕａｌ　Ｐａｔｈ　Ｉｄｅｎｔｉ
   ｆｉｅｒ、以下「ＶＰＩ」という）を識別するＶＰＩ識
   別回路と、前記有効セルがＶＰＩ毎に、あらかじめ設定
   された条件ｍセル時間にわたりｎセルを越えるか否かを
   判定して判定出力を送出する制御判定手段とを備えたセ
   ルトラヒック監視装置において、前記制御判定手段は、 複数のＶＰＩについてｍセル時間に識別されたセル数を
   表示するカウンタ値、その閾値ｎおよびそのアドレス値
   を記憶する記憶回路と、 前記記憶回路をアクセスするプログラム制御回路により
   構成された制御部と、 この制御部に接続され１セル時間毎にシフトされｍセル
   時間後に出力を送出する遅延回路とを含むことを特徴と
   するセルトラヒック監視装置。 ２、前記プログラム制御回路は、前記ＶＰＩ識別回路の
   出力が送出される毎に前記カウンタ値の加算および判定
   のための動作を実行する手段と、前記遅延回路の出力が
   送出される毎に前記カウンタ値の減算動作を実行する手
   段とを含む請求項１記載のセルトラヒック監視装置。 ３、前記遅延回路には複数の異なる値ｍについてタップ
   が設けられた請求項２記載のセルトラヒック監視装置。 ４、前記遅延回路にはＶＰＩに対応して、採用すべきタ
   ップ値が記憶され、 前記プログラム制御回路は、各タップから出力されるタ
   ップ値がその信号が出力されたタップ位置と一致すると
   き前記減算動作を実行する手段を含む 請求項３記載のセルトラヒック監視装置。 ５、ＶＰＩに対応して参照すべき前記記憶回路のアドレ
   ス値が併せて前記遅延回路の各段に保持され、 前記制御部は前記遅延回路の出力から送出されるアドレ
   ス値を利用して前記記憶回路をアクセスする手段を含む 請求項３または４記載のセルトラヒック監視装置。 ６、前記遅延回路の各段に保持される内容は前記ＶＰＩ
   識別回路で識別されたＶＰＩであり、前記制御部は前記
   遅延回路のシフトアウト端子から読出されるＶＰＩを利
   用してそのＶＰＩに対応するアドレスをアクセスする手
   段を含む 請求項２記載のセルトラヒック監視装置。 ７、前記遅延回路はシフトレジスタにより構成された請
   求項１ないし６のいずれかに記載のセルトラヒック監視
   装置。