JPH04150347A - セルトラヒック監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケット
通信網の中で転送されるセル（この明細書では固定長の
パケットを「セル」という）のトラヒックを監視する技
術に関する。

本発明は、あらかじめ契約されたトラヒックを越えてセ
ルが送信されたときに、契約違反としてそのセルを廃棄
するポリシング（Ｐｏｌｉｃｉｎｇ、警察行為）に利用
する。

〔従来の技術〕

パケット通信網では、一つの中継点に一時に多数のセル
が集中的に到来すると円滑な運用ができなくなる。この
ためパケット通信網を運用する通信業者は利用者との契
約の中で、 ■　利用者は各セルのヘッダに設定されるバーチセル・
パス番号（Ｖｉｒｔｕａｌ　Ｐａｔｈ　Ｉｄｅｎｔｉｆ
ｉｅｒ、この明細書ではｒＶＰＩｊという）毎にｍセル
時間内にｎ個のセルを越えてセルの送信をしないこと、 ■　通信業者はこれに違反して送信されたセルを廃棄す
ること を利用契約の条件とすることが行われる。たとえばｍ＝
３、ｎ−１とすると、３セル時間内に同じＶＰＩのセル
を１セルだけ送信できるが、これを越えて同じＶＰＩの
セルを送信するとそのセルは廃棄されることになる。こ
のための監視および廃棄はボリシングといわれ、パケッ
ト通信網の入口で自動的にかつ継続的に実行される。

第８図は従来例装置のブロック構成図である。

この回路は本願出願人から特許出願（特願平２−１３０
４６４号、本願出願時において未公開）されている。こ
の第８図に示す回路は、連続する５セル時間に３セルま
で送信できるが４セル以上は許されないように監視する
回路である。

第６図では端子１に被監視信号が入力する。セル検出回
路２はこの被監視信号に同期しその信号中に有効セルが
あると検出出力を送出する。シフトレジスタ３はこの検
出出力を入力とし、このシフトレジスタ３は図外のクロ
ック信号により１セル時間毎に１段づつ図の右方向にシ
フトされる。

すなわちこのシフトレジスタ３はその入力がｍセル時間
後に遅延出力に送出される。アップダウン・カウンタ４
の加算入力にはセル検出回路の検出出力が入力し、その
減算入力には前記シフトレジスタ３の遅延出力が入力す
る。閾値保持回路５は契約により設定された閾値ｎを保
持する。この閾値ｎと上記アップダウン・カウンタ４の
内容Ｓとを比較し、 Ｓ＞ｎ ならば禁止出力が判定出力としての端子７に送出される
。

このように構成された回路ではアップダウン・カウンタ
４には、過去のｍセル時間に検出されたセルの数が記憶
されることになり、これが設定された閾値ｎを越えると
禁止出力が端子７に送出される。判定出力が送出される
端子７に禁止出力が送出されると、図外の回路で伝送路
のセルは廃棄される。

〔発明が解決しようとする課題〕

この従来例装置は、連続する任意の位相についてセル時
間ｍにわたるセル数が閾値ｎを越えたことを正しく監視
できる優れた回路である。しかし上述のようにＶＰＩ毎
にこの判定を行うにはこの第６図に示すハードウェアを
そのノードを通過するすべてのＶＰＩを網羅する数だけ
設けなければならない。すなわち、カウンタ、閾値保持
回路、判定回路および減算制御回路がそれぞれＶＰＩ毎
に個別に必要であり、ＶＰＩの数が多い実用的なパケッ
ト通信網で利用する場合にはハードウェア量が大きくな
る欠点がある。また、パケット通信網が高速化されると
各ハードウェアはそれぞれ高速の素子を必要とすること
になる。

本発明はこれを改良するもので、ＶＰＩＯ数が多くなっ
てもハードウェアを小型に構成することができるととも
に、通信が高速化されても対応することができるセルト
ラヒック監視装置を提供することを目的とする。

さらに、本発明は記憶回路にアクセスする回数を小さく
して高速化に適し、複数の異なるｍの値が設定された場
合にも高速処理を必要としないセルトラヒック監視装置
を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、複数のＶＰＩについて前記カウンタ値および
閾値を対応表として一つの記憶回路に保持し、判定制御
手段が、複数のＶＰＩについて共通に設けられ、この対
応表を参照しかつ書換えるように構成さた一つのプログ
ラム制御回路により構成されるとともに、１セル時間毎
にシフトされる遅延回路を設け、この遅延回路にＶＰＩ
を保持させ、さらに記憶回路にこのＶＰＩをキーとする
連想メモリを用いることを特徴とする。

〔作用〕

記憶回路に、ＶＰＩに対して、カウンタ値と、閾値とを
対応させた対応表を設定する。カウンク制御回路および
比較判定回路は一つのプログラム制御回路により構成さ
れ、この対応表を参照してその内容を読出しまたその内
容を書換えることにより処理が行われる。さらにこのプ
ログラム制御回路には遅延回路を設け、この遅延回路に
ＶＰＩを保持して記憶回路のアクセスに利用する。記憶
回路はこのＶＰＩをキーとする連想メモリにより構成す
る。

したがって、ＶＰＩの数が多くなっても対応表の行数が
大きくなるだけであって、ハードウェアを別に増設する
必要がなくなる。

さらに、本発明では異なる複数のｍの値について設定す
ることができる。ｍの値は遅延回路の段数に相当するが
、遅延回路にタップを設け、このタップを利用すること
により異なるｍの値に対応する。

プログラム制御回路は１サイクル内のすべての動作を１
セル時間で行うことが必要であり、遅延回路にタップを
設ける場合には、タップの数に比例してプログラム制御
回路の処理回数が増大する。

１セル時間は一つの方式で一定であるから、タップを設
けることにより高速に動作するプログラム制御回路が必
要になるところ、本発明の装置では、タップ毎に個別の
プログラム制御回路を設け、これを並行して動作させる
ので一つのプログラム制御回路は従来と同等の性能でよ
いことになる。

〔実施例〕 第１図は本発明第一実施例装置のブロック構成図である
。この装置は、端子１に被監視信号が入力する。被監視
信号はパケット通信網の一つのノードを通過する伝送信
号である。端子１の信号は被監視信号に同期しその信号
中の有効セルを検出するセル検出回路２に入力する。こ
のセル検出回路２により検出された有効セルはそのＶＰ
ＩがＶＰＩ識別回路８により識別される。検出された有
効セルがＶＰＩ毎に、あらかじめ設定された条件ｍセル
時間にわたりｎセルを越えるか否かを判定して判定出力
を送出する制御判定手段としてプログラム制御回路１０
と記憶回路２０とを備える。

この記憶回路２０には、複数のＶＰＩについて、れぞれ
ｍセル時間に識別されたセル数を表示するカウンタ値と
その閾値ｎとを記憶する。さらにプログラム制御回路１
０には、遅延回路として１セル時間毎にシフトされるｍ
段のシフトレジスタ３が接続されている。

このシフトレジスタ３は、複数の異なる値ｍ（ここでは
ｍ、　、ｍ２の２種類）についてタップが設けられ、記
憶回路２０には複数のＶＰＩについて採用するタップ値
が記憶されている。

ここで、このシフトレジスタ３の各段に保持される内容
はＶＰＩ値であり、プログラム制御回路１０はシフトレ
ジスタ３の人力およびシフトアウト端子から読出される
ＶＰＩにしたがってそのカウンタ値および閾値が記憶さ
れた欄をただちにアクセスすることができる連想メモリ
により構成されているところに特徴がある。

ここで連想メモリについて説明すると、一般の記憶回路
ではデータが記憶されている物理的場所をアドレスとし
ていて、アドレスを与えるとそのアドレスに格納されて
いるデータが読出される。

ここでいう連想メモリでは、物理的場所としてのアドレ
スではなく、そこに格納されているデータの一部が入カ
キ−としてアクセスに利用される。

ここではＶＰＩを人カキ−とするとそのＶＰＩが格納さ
れているアドレスがアクセスされて、そのＶＰＩに対応
する各種のパラメタを読出すことができる。

第２図は連想メモリの論理を説明する図である。

いまｒｌｏ　　１１　　００１１Ｊというデータを入カ
キ−として与えたものとする。これは記憶回路の各アド
レスに記憶されているデータの一部の桁に対応する。こ
の入カキ−が与えられると、各アドレス毎にこの人カキ
−とそのアドレスに記憶されているデータの対応する桁
とを比較する。データｙでは入カキ−とその対応相の内
容は一部で一致しても全体が一致しない。つまり不一致
である。これを順にすすめデータＸで一致があった。

人カキ−のすべての桁が一致すると、アンド回路に一致
出力が得られる。一致出力があったアドレスについてそ
のアドレスに記憶されているデータが全桁にわたり読出
される。

第１図に戻ってここでは記憶回路２ｏの各アドレスに図
に示すようなデータが記憶されていて、ＶＰＩ識別回路
８で識別されたＶＰＩを人カキ−としてこの記憶回路を
アクセスすると、その該自相が識別されたＶＰＩと一致
するときそのアドレスのすべてのデータ、すなわちタッ
プ位置、カウンタ値および闇値が読出される。このよう
にすると、ＶＰＩを記憶回路のアドレスに変換する操作
が不要になり、きわめて短時間に記憶回路の該当するア
ドレスの内容を読出すことができる。

この実施例装置では、セル検出回路２で有効セルが検出
され、その有効セルのＶＰＩがＶＰ　Ｉ識別回路８で識
別されると、そのＶＰＩを入カキ−として連想メモリに
より構成された記憶回路２ｏをアクセスし、その入カキ
−と一致がある欄のすべてのデータを読出す。そのデー
タのカウンタ値に１加算を行い、同時に読出された闇値
と比較して閾値を越えていれば判定出力にセル廃棄のた
めの禁止信号を送出する。加算されたカウンタ値は記憶
回路２０の該当欄に返却され、シフトレジスタ３にその
ＶＰＩを与える。これを有効セルが検出されるたびに実
行する。シフトレジスタ３は１セル時間毎に図の右方に
シフトされる。

カウンタ値の減算については、シフトレジスタ３の各出
力から得られるＶＰＩを人カキ−として、連想メモリに
より構成された記憶回路２０をアクセスし、対応するカ
ウンタ値を１つ減算することにより行う。このようにＶ
ＰＩを入カキ−として与えて記憶回路２０をアクセスす
るので、記憶回路のアクセス時間を短縮することができ
る。

このように本発明によれば、ＶＰＩ毎にハードウェアを
設ける必要がなくなり装置全体を小型化することができ
る。一つの被監視信号からは同−ＶＰＩの複数の有効セ
ルが同時に検出されることはないから、この処理は１セ
ル時間内に実行すれば到来するセルについて次々に連続
して処理を行うことができる。ちなみに、１５０Ｍｂ／
ｓの伝送路では１セル時間は２．７μｓであるから、チ
ップ形のＣＰＵで対応することができる。

第３図は本発明第二実施例装置のブロック構成図である
。この例はシフトレジスタ３にＶＰＩを保持してシフト
させる構成である前例と同様の構成であるが、シフトレ
ジスタ３のタップ毎に個別のプログラム制御回路１１お
よび１２を設け、それぞれに記憶回路２１および２２を
設けたところに特徴がある。この記憶回路２１および２
２は連想メモリにより構成される。

第４図および第５図にこの第二実施例装置の動作フロー
チャートを示す。第４図は検出された有効セルについて
廃棄するか受付けるかの判断を行う手順を示し、第５図
はカウンタ値の減算処理についての手順を示す。

この構成によれば、複数のタップについてプログラム制
御回路１１および１２が並行して動作することが可能に
なり、タップ数が多くなった場合にもプログラム制御回
路として高速のものを用いる必要がなくなる利点がある
。

遅延回路は上記例のようにハードウェアとしてシフトレ
ジスタを用いるのではなく、ＲＡＭによる記憶回路およ
びプログラム制御されるポインタを用いて構成し、同様
に本発明を実施することができる。この構成によりさら
に装置を小型化することができる。

〔発明の効果〕

以上説明したように、本発明によればＶＰＩ毎にハード
ウェアを設ける必要がなくなり、複数（多数）のＶＰＩ
について共通にかつ時分割的に利用されるプログラム制
御回路および記憶回路により監視装置を構成することが
できる。したがって、ＶＰＩ数が大きいときに装置がき
わめて小型化されるとともに、消費電力が小さくなる。

また、通信速度の高速化に対してその対応が容易になる
効果がある。さらに、遅延回路のタップ毎にプログラム
制御回路を設ける場合には、タップ数に応じて高速制御
をする必要がなくなり、ハードウェアを経済的に構成す
ることができる利点がある。

【図面の簡単な説明】

第１図は本発明第一実施例装置のブロック構成図。 第２図は連想メモリの説明図。 第３図は本発明第二実施例装置のブロック構成図。 第４図はその第二実施例装置のセル受付または廃棄の処
理を説明する動作フローチャート。 第５図はその第二実施例装置のカウンタ値の減算処理を
説明するフローチャート。 第６図は従来例装置のブロック構成図。 １・・・被監視信号が入力する端子、２・・・セル検出
回路、３・・・シフトレジスタ（遅延Ｉｎ）　、４・・
・アップダウン・カウンタ、５・・・閾値保持回路、６
・・・比較判定回路、７・・・判定出力が送出される端
子、８・・・ＶＰＩ識別回路、１０．１１．１２・・・
プログラム制御回路、２０．２１．２２・・・対応表が
記憶される記憶回路（連想メモリにより構成される）。 特許出願人　　日本電信電話株式会社 代理人　　　弁理士　　井　出　直　孝従来例

Claims (1)

1. 【特許請求の範囲】 １、被監視信号に同期しその信号中の有効セルを検出す
   るセル検出回路と、 このセル検出回路により検出された有効セルのバーチャ
   ルパス番号（Ｖｉｒｔｕａｌ　Ｐａｔｈ　Ｉｄｅｎｔｉ
   ｆｉｅｒ、以下「ＶＰＩ」という）を識別するＶＰＩ識
   別回路と、前記有効セルがＶＰＩ毎に、あらかじめ設定
   された条件ｍセル時間にわたりｎセルを越えるか否かを
   判定して判定出力を送出する制御判定手段とを備えたセ
   ルトラヒック監視装置において、前記制御判定手段には
   、 複数のＶＰＩについてｍセル時間に識別されたセル数を
   表示するカウンタ値およびその閾値ｎを記憶する記憶回
   路と、 前記ＶＰＩ識別回路の出力により起動され前記記憶回路
   をアクセスし前記判定出力を送出するための判定を実行
   するプログラム制御回路により構成された制御部と、 この制御部に接続され１セル時間毎にシフトされるｍ段
   の遅延回路と を含み、 この遅延回路にはＶＰＩが保持され、前記記憶回路はＶ
   ＰＩをキーとする連想メモリにより構成された ことを特徴とするセルトラヒック監視装置。 ２、前記遅延回路は、複数の異なる値ｍについてタップ
   が設けられ、 前記記憶回路には複数のＶＰＩについて採用するタップ
   値が記憶され、 前記プログラム制御回路はこのタップ毎に個別に設けら
   れた ことを特徴とする請求項１記載のセルトラヒック監視装
   置。 ３、前記プログラム制御回路には、前記遅延回路の出力
   により起動され前記カウンタ値の減算を実行する手段を
   含む請求項１または２記載のセルトラヒック監視装置。 ４、遅延回路はシフトレジスタにより構成された請求項
   １ないし３のいずれかに記載のセルトラヒック監視装置
   。