JP2818505B2 - ポリシング装置 - Google Patents
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
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- H04L12/5602—Bandwidth control in ATM Networks, e.g. leaky bucket
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- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- H04L2012/5636—Monitoring or policing, e.g. compliance with allocated rate, corrective actions
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ（Asynchronous T
ransfer Mode) 通信網に利用する。本発明は契約条件も
しくは規則に違反して送出されたセルを監視し、そのセ
ルを通信網の入口で廃棄するための装置として利用す
る。本発明はＤＢ（Dangerous Bridge)として知られる
ポリシング方式の改良に関する。
ransfer Mode) 通信網に利用する。本発明は契約条件も
しくは規則に違反して送出されたセルを監視し、そのセ
ルを通信網の入口で廃棄するための装置として利用す
る。本発明はＤＢ（Dangerous Bridge)として知られる
ポリシング方式の改良に関する。
【０００２】
【従来の技術】ＡＴＭ通信網では、特定の利用者から通
信網にセルが連続的に多数送信されると、通信網の公平
な利用が阻害されるとともに網内の交換制御や伝送制御
が円滑に行かなくなる。これを防ぐために、利用者との
間の契約により、端末毎あるいは加入者毎もしくはその
他条件により設定されるＶＰＩ（Virtual Path Identif
ier)番号毎に、一定時間（Ｔセル時間）内に上限値Ｘ０
セルを送信することができるが、それを越えて送信され
たセルは通信業者側で廃棄して伝送しないようにするこ
とが約束される。その一定時間Ｔの値および上限値Ｘ０
については、通常通信の種類を表す品目種別毎に設定さ
れる。通信網の入口でセルの送信状況を監視し、この約
束に違反して送信されたセルは廃棄する操作をポリシン
グ（警察行為）という。
信網にセルが連続的に多数送信されると、通信網の公平
な利用が阻害されるとともに網内の交換制御や伝送制御
が円滑に行かなくなる。これを防ぐために、利用者との
間の契約により、端末毎あるいは加入者毎もしくはその
他条件により設定されるＶＰＩ（Virtual Path Identif
ier)番号毎に、一定時間（Ｔセル時間）内に上限値Ｘ０
セルを送信することができるが、それを越えて送信され
たセルは通信業者側で廃棄して伝送しないようにするこ
とが約束される。その一定時間Ｔの値および上限値Ｘ０
については、通常通信の種類を表す品目種別毎に設定さ
れる。通信網の入口でセルの送信状況を監視し、この約
束に違反して送信されたセルは廃棄する操作をポリシン
グ（警察行為）という。
【０００３】図７はこのための従来例装置のブロック構
成図である。この装置はＤＢポリシング方式の一例であ
り、被監視信号は端子１１に到来する。この端子１１に
到来するセルは廃棄処理回路９を経由して端子１２に送
出される。端子１２はＡＴＭ通信網に接続される。
成図である。この装置はＤＢポリシング方式の一例であ
り、被監視信号は端子１１に到来する。この端子１１に
到来するセルは廃棄処理回路９を経由して端子１２に送
出される。端子１２はＡＴＭ通信網に接続される。
【０００４】この端子１１に到来するセルから第一変換
メモリ１によりＶＰＩ番号を検出しそのＶＰＩ番号に対
応する品目種別番号を出力する。この第一変換メモリの
出力および端子１１のセルはブリッジメモリ回路２のＤ
入力に入力する。このブリッジメモリ回路２は実質的な
ＦＩＦＯ（先入れ先出し）メモリであり、Ｄ入力に与え
られるセルのＶＰＩ番号および品目種別番号を一時的に
保持する。また第一変換メモリ１が出力する品目種別番
号は第二変換メモリ８に入力し、ここで品目種別毎の上
限値Ｘ０に翻訳される。また第三変換メモリ４により品
目種別番号はブリッジメモリ回路２のアドレスに変換さ
れる。このアドレスはセルクロック信号により循環計数
されているカウンタ５により循環されるブリッジメモリ
回路２のアドレスであり、Ｄ入力の書込アドレスとな
る。その書込アドレスは品目種別番号毎に定まる時間Ｔ
の経過後にちょうどＤ出力に現れるようなアドレスであ
る。すなわちＤ入力からブリッジメモリ回路２に書込ま
れたＶＰＩおよび品目種別番号は品目種別番号毎に定ま
る時間Ｔだけこのブリッジメモリ回路２に保持されて、
その時間Ｔの経過後にＤ出力に送出される。読出し時に
はセレクタ３が端子１３側に切替えられ、図外の読出し
アドレスによりＤ出力にその保持内容が読み出される。
メモリ１によりＶＰＩ番号を検出しそのＶＰＩ番号に対
応する品目種別番号を出力する。この第一変換メモリの
出力および端子１１のセルはブリッジメモリ回路２のＤ
入力に入力する。このブリッジメモリ回路２は実質的な
ＦＩＦＯ（先入れ先出し）メモリであり、Ｄ入力に与え
られるセルのＶＰＩ番号および品目種別番号を一時的に
保持する。また第一変換メモリ１が出力する品目種別番
号は第二変換メモリ８に入力し、ここで品目種別毎の上
限値Ｘ０に翻訳される。また第三変換メモリ４により品
目種別番号はブリッジメモリ回路２のアドレスに変換さ
れる。このアドレスはセルクロック信号により循環計数
されているカウンタ５により循環されるブリッジメモリ
回路２のアドレスであり、Ｄ入力の書込アドレスとな
る。その書込アドレスは品目種別番号毎に定まる時間Ｔ
の経過後にちょうどＤ出力に現れるようなアドレスであ
る。すなわちＤ入力からブリッジメモリ回路２に書込ま
れたＶＰＩおよび品目種別番号は品目種別番号毎に定ま
る時間Ｔだけこのブリッジメモリ回路２に保持されて、
その時間Ｔの経過後にＤ出力に送出される。読出し時に
はセレクタ３が端子１３側に切替えられ、図外の読出し
アドレスによりＤ出力にその保持内容が読み出される。
【０００５】ブリッジメモリ回路２のＤ出力に現れたＶ
ＰＩおよび品目種別番号は処理回路６で処理される。す
なわち処理回路６には端子１１の信号が与えられてい
て、上述の時間Ｔの間に到来したセルの数がＶＰＩ番号
毎にカウントメモリ７に計数される。この計数値が上限
値Ｘ０を越えることがわかると、廃棄処理回路９に信号
を送りこの廃棄処理回路９を通過するそのＶＰＩのセル
を廃棄する。
ＰＩおよび品目種別番号は処理回路６で処理される。す
なわち処理回路６には端子１１の信号が与えられてい
て、上述の時間Ｔの間に到来したセルの数がＶＰＩ番号
毎にカウントメモリ７に計数される。この計数値が上限
値Ｘ０を越えることがわかると、廃棄処理回路９に信号
を送りこの廃棄処理回路９を通過するそのＶＰＩのセル
を廃棄する。
【０００６】この回路の構成については、山中他、１９
９１年電子情報通信学会全国大会講演番号Ｂ６９８に開
示がある。
９１年電子情報通信学会全国大会講演番号Ｂ６９８に開
示がある。
【０００７】
【発明が解決しようとする課題】この従来例装置では、
ブリッジメモリ回路２に品目種別番号毎に異なる書込ア
ドレスを設定してアクセスすることが必要であるから、
１セル時間に品目種別の数に相当する回数だけブリッジ
メモリ回路２にアクセスすることになる。つまり品目種
別の数が増大するとその数に比例してブリッジメモリ回
路２にアクセスする速度を増大することが必要になる。
また、品目種別番号毎に異なる時間Ｔを設定するから、
ブリッジメモリ回路２の容量を保持時間Ｔの最大の品目
種別に対応して用意しておくことが必要になり、最大の
品目種別の出現頻度が低い場合には通常は使用しないメ
モリ容量をブリッジメモリ回路２に準備しておくことに
なる無駄がある。
ブリッジメモリ回路２に品目種別番号毎に異なる書込ア
ドレスを設定してアクセスすることが必要であるから、
１セル時間に品目種別の数に相当する回数だけブリッジ
メモリ回路２にアクセスすることになる。つまり品目種
別の数が増大するとその数に比例してブリッジメモリ回
路２にアクセスする速度を増大することが必要になる。
また、品目種別番号毎に異なる時間Ｔを設定するから、
ブリッジメモリ回路２の容量を保持時間Ｔの最大の品目
種別に対応して用意しておくことが必要になり、最大の
品目種別の出現頻度が低い場合には通常は使用しないメ
モリ容量をブリッジメモリ回路２に準備しておくことに
なる無駄がある。
【０００８】すなわちこのポリシング装置は、ＡＴＭ通
信網の入口にその回線数に対応して多数設置することが
必要であり、上記従来例装置では、速度の大きい高価な
アクセス回路およびめったに使用しない大きいメモリ容
量を多数用意しておくことになる。
信網の入口にその回線数に対応して多数設置することが
必要であり、上記従来例装置では、速度の大きい高価な
アクセス回路およびめったに使用しない大きいメモリ容
量を多数用意しておくことになる。
【０００９】本発明はこれを改良するもので、品目数の
増加に対してもアクセス速度を増大する必要がなく、保
持時間Ｔが最大の品目種別に対応することができるとと
もにその品目種別の出現頻度に応じてブリッジメモリ回
路の容量を減らすことができる装置を提供することを目
的とする。
増加に対してもアクセス速度を増大する必要がなく、保
持時間Ｔが最大の品目種別に対応することができるとと
もにその品目種別の出現頻度に応じてブリッジメモリ回
路の容量を減らすことができる装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】本発明の装置は、ブリッ
ジメモリ回路の構成を長手方向（時間Ｔの方向）に保持
時間Ｔの最大値に対してｋ分割（ｋは２以上の整数）し
た縦続接続とするとともに、出現頻度の大きい品目種別
に対応する部分ではそのｋ分割したメモリ長をＭｉ個並
列に接続する（ｉは１からｋまでの数であり、Ｍｉは１
以上の整数、つまり並列接続しない分割区間もありえ
る）ことを特徴とする。
ジメモリ回路の構成を長手方向（時間Ｔの方向）に保持
時間Ｔの最大値に対してｋ分割（ｋは２以上の整数）し
た縦続接続とするとともに、出現頻度の大きい品目種別
に対応する部分ではそのｋ分割したメモリ長をＭｉ個並
列に接続する（ｉは１からｋまでの数であり、Ｍｉは１
以上の整数、つまり並列接続しない分割区間もありえ
る）ことを特徴とする。
【００１１】
【作用】ブリッジメモリ回路の構成を並列接続すること
により、ブリッジメモリ回路に並列的なアクセスが可能
になるから、アクセス速度を小さく設定することができ
る。またブリッジメモリ回路の時間Ｔの方向について分
割し縦続接続とするとともに、その並列個数を出現頻度
の大きさに対応して設定できるから、めったに利用され
ることがないメモリを無駄に用意しておくことはなくな
る。
により、ブリッジメモリ回路に並列的なアクセスが可能
になるから、アクセス速度を小さく設定することができ
る。またブリッジメモリ回路の時間Ｔの方向について分
割し縦続接続とするとともに、その並列個数を出現頻度
の大きさに対応して設定できるから、めったに利用され
ることがないメモリを無駄に用意しておくことはなくな
る。
【００１２】
【実施例】図１は本発明実施例装置のブロック構成図で
ある。そして図２はこの図１に符号２１で示す部分（ポ
リシング回路要素）のさらに詳しいブロック構成図であ
る。
ある。そして図２はこの図１に符号２１で示す部分（ポ
リシング回路要素）のさらに詳しいブロック構成図であ
る。
【００１３】すなわちこの実施例装置は、被監視信号を
入力する入力端子１１と、この入力端子１１に到来する
セルのＶＰＩ（Virtual Path Identifier)番号を検出し
そのＶＰＩ番号に対応する品目種別番号を出力する第一
変換メモリ１と、その品目種別番号を入力しその品目に
対応する上限値を出力する第二変換メモリ８と、前記入
力端子に到来するセルおよび前記品目種別番号ならびに
前記上限値を入力してセルを廃棄すべきポリシング信号
を出力するポリシング回路２０と、このポリシング信号
により前記被監視信号の該当するセルを廃棄する廃棄処
理回路９とを備えた装置である。
入力する入力端子１１と、この入力端子１１に到来する
セルのＶＰＩ（Virtual Path Identifier)番号を検出し
そのＶＰＩ番号に対応する品目種別番号を出力する第一
変換メモリ１と、その品目種別番号を入力しその品目に
対応する上限値を出力する第二変換メモリ８と、前記入
力端子に到来するセルおよび前記品目種別番号ならびに
前記上限値を入力してセルを廃棄すべきポリシング信号
を出力するポリシング回路２０と、このポリシング信号
により前記被監視信号の該当するセルを廃棄する廃棄処
理回路９とを備えた装置である。
【００１４】ここでポリシング回路２０は、ｋ段縦続接
続され、かつ各段毎にＭｉ段並列接続されたポリシング
回路要素２１により構成される。図１で一点鎖線で囲む
部分がポリシング回路２０であり、このポリシング回路
２０の内部は立体的な図面で説明するよにポリシング回
路要素２１により構成される。このポリシング回路要素
は左右の長手方向、つまりこれをシフトレジスタと考え
て時間Ｔの方向にはｋ段の縦続接続であり、各段毎に第
一段ではＭ１枚、第二段ではＭ２枚、・・・・第ｋ段で
はＭｋ枚がそれぞれ並列に接続される。一般には入力端
１１が接続される左側の方が並列接続される枚数が大き
く、右側の方が並列接続される枚数が小さくなる。
続され、かつ各段毎にＭｉ段並列接続されたポリシング
回路要素２１により構成される。図１で一点鎖線で囲む
部分がポリシング回路２０であり、このポリシング回路
２０の内部は立体的な図面で説明するよにポリシング回
路要素２１により構成される。このポリシング回路要素
は左右の長手方向、つまりこれをシフトレジスタと考え
て時間Ｔの方向にはｋ段の縦続接続であり、各段毎に第
一段ではＭ１枚、第二段ではＭ２枚、・・・・第ｋ段で
はＭｋ枚がそれぞれ並列に接続される。一般には入力端
１１が接続される左側の方が並列接続される枚数が大き
く、右側の方が並列接続される枚数が小さくなる。
【００１５】そのポリシング回路要素２１は、それぞれ
図２に示すように構成される。すなわち入力端子１１ま
たはその前段のポリシング回路要素の出力はブリッジメ
モリ２２のＤ入力に接続される。このブリッジメモリ２
２は、ＶＰＩ番号および品目種別番号を保持するＦＩＦ
Ｏメモリ（先入れ先だしメモリ）により構成される。こ
のブリッジメモリ２２に品目別にその保持時間を制御す
る手段として、品目種別番号をブリッジメモリ２２のア
ドレスに変換する第三変換メモリ２４と、この第三変換
メモリ２４に循環値を与えるカウンタ２５と、この第三
変換メモリ２４の出力アドレスをブリッジメモリ２２の
アドレス入力に接続するセレクタ２３とを含む。さら
に、そのブリッジメモリ２２の出力を処理し前記ポリシ
ング信号を出力する処理回路２６およびその処理回路２
６が使用するカウントメモリ２７とを備える。
図２に示すように構成される。すなわち入力端子１１ま
たはその前段のポリシング回路要素の出力はブリッジメ
モリ２２のＤ入力に接続される。このブリッジメモリ２
２は、ＶＰＩ番号および品目種別番号を保持するＦＩＦ
Ｏメモリ（先入れ先だしメモリ）により構成される。こ
のブリッジメモリ２２に品目別にその保持時間を制御す
る手段として、品目種別番号をブリッジメモリ２２のア
ドレスに変換する第三変換メモリ２４と、この第三変換
メモリ２４に循環値を与えるカウンタ２５と、この第三
変換メモリ２４の出力アドレスをブリッジメモリ２２の
アドレス入力に接続するセレクタ２３とを含む。さら
に、そのブリッジメモリ２２の出力を処理し前記ポリシ
ング信号を出力する処理回路２６およびその処理回路２
６が使用するカウントメモリ２７とを備える。
【００１６】図２に示す回路の動作は基本的には図７で
説明した従来例装置と同様である。すなわち、端子１１
（あるいは前段）よりブリッジメモリ２２のＤ入力には
ＶＰＩ番号および品目種別番号が入力する。これをブリ
ッジメモリ２２に品目種別番号に対応した時間（この場
合には必ずしも前述のＴではなく、Ｔを利用する縦続接
続された段数で割った値になる）だけ保持させる。ブリ
ッジメモリ２２はＦＩＦＯメモリでありセルクロック信
号にしたがってその保持内容がシフトされる。そしてブ
リッジメモリ２２間を縦続に接続することにより、個々
の品目種別に必要とされるいかなる保持時間の組み合わ
せも実現することができる。第三変換メモリ２４が品目
種別番号をブリッジメモリのアドレスに変換する。この
アドレス番号はＦＩＦＯ動作を行うブリッジメモリ２２
を通常のメモリで構成する場合に必要となるＦＩＦＯの
最後尾を示すカウンタ２５の値をもとに作成される。本
カウンタ２５はブリッジメモリメモリ２２のＦＩＦＯ動
作に伴うシフトに追従するために、＋１ずつ加算される
動きを実現する。
説明した従来例装置と同様である。すなわち、端子１１
（あるいは前段）よりブリッジメモリ２２のＤ入力には
ＶＰＩ番号および品目種別番号が入力する。これをブリ
ッジメモリ２２に品目種別番号に対応した時間（この場
合には必ずしも前述のＴではなく、Ｔを利用する縦続接
続された段数で割った値になる）だけ保持させる。ブリ
ッジメモリ２２はＦＩＦＯメモリでありセルクロック信
号にしたがってその保持内容がシフトされる。そしてブ
リッジメモリ２２間を縦続に接続することにより、個々
の品目種別に必要とされるいかなる保持時間の組み合わ
せも実現することができる。第三変換メモリ２４が品目
種別番号をブリッジメモリのアドレスに変換する。この
アドレス番号はＦＩＦＯ動作を行うブリッジメモリ２２
を通常のメモリで構成する場合に必要となるＦＩＦＯの
最後尾を示すカウンタ２５の値をもとに作成される。本
カウンタ２５はブリッジメモリメモリ２２のＦＩＦＯ動
作に伴うシフトに追従するために、＋１ずつ加算される
動きを実現する。
【００１７】読出し時にはセレクタが端子１３側に切替
えられ、端子１３に図外の回路から与えられる読出アド
レスにしたがってＤ出力からその内容が読出される。こ
の読出出力は次段もしくは端子１２に送出されるととも
に、処理回路２６で処理される。処理回路２６は保持時
間の間に到来したそのセル数をそのＶＰＩ番号毎にカウ
ントメモリ２７に計数してゆき、その計数値が上限値Ｘ
０を越えたときに廃棄処理回路９にポリシング信号を送
出する。
えられ、端子１３に図外の回路から与えられる読出アド
レスにしたがってＤ出力からその内容が読出される。こ
の読出出力は次段もしくは端子１２に送出されるととも
に、処理回路２６で処理される。処理回路２６は保持時
間の間に到来したそのセル数をそのＶＰＩ番号毎にカウ
ントメモリ２７に計数してゆき、その計数値が上限値Ｘ
０を越えたときに廃棄処理回路９にポリシング信号を送
出する。
【００１８】各ポリシング回路要素はあらかじめ割り当
てられた品目に関してのみ入力したセルの廃棄を管理
し、ポリシング信号を廃棄回路９に出力する。廃棄処理
回路９では、すべてのポリシング回路要素２１からのポ
リシング信号の論理和をとることにより、入力したセル
がいずれの品目に属するものであろうと廃棄すべきか否
かを判定でき、ポリシングを実行する。
てられた品目に関してのみ入力したセルの廃棄を管理
し、ポリシング信号を廃棄回路９に出力する。廃棄処理
回路９では、すべてのポリシング回路要素２１からのポ
リシング信号の論理和をとることにより、入力したセル
がいずれの品目に属するものであろうと廃棄すべきか否
かを判定でき、ポリシングを実行する。
【００１９】図３は分割され縦続接続されたブリッジメ
モリの接続関係を説明する図である。時間長方向の分割
数ｋについて、品目種別の数の総和がＮ以上になるよう
に回路を構成すればよい。
モリの接続関係を説明する図である。時間長方向の分割
数ｋについて、品目種別の数の総和がＮ以上になるよう
に回路を構成すればよい。
【００２０】図４は隣接するブリッジメモリのデータ受
け渡しのタイミングを示す。
け渡しのタイミングを示す。
【００２１】このような回路構成では、ブリッジメモリ
へのアクセス時間を大きくすることができる。すなわ
ち、図７で説明した従来例回路では、品目種別の数がＮ
であるとき、１セル時間にＮ回のアクセスを行うことが
必要であった。つまり１アクセス時間は〔１セル時間／
Ｎ〕であった。これが本発明ではブリッジメモリがＭｉ
枚並列に接続するから、そのＭｉ倍、つまり〔１セル時
間／Ｎ〕×Ｍｉになる。メモリアクセス速度が合理的に
小さくなるように並列数Ｍｉを選ぶことができる。ま
た、ブリッジメモリが実質的に縦続接続されるから、全
体の長さは保留時間Ｔの最大の品目種別に対応して設定
することができるとともに、出現頻度の大きい品目種別
に対しては、短い区間を利用するように構成可能であ
り、メモリ容量を経済化することができる。
へのアクセス時間を大きくすることができる。すなわ
ち、図７で説明した従来例回路では、品目種別の数がＮ
であるとき、１セル時間にＮ回のアクセスを行うことが
必要であった。つまり１アクセス時間は〔１セル時間／
Ｎ〕であった。これが本発明ではブリッジメモリがＭｉ
枚並列に接続するから、そのＭｉ倍、つまり〔１セル時
間／Ｎ〕×Ｍｉになる。メモリアクセス速度が合理的に
小さくなるように並列数Ｍｉを選ぶことができる。ま
た、ブリッジメモリが実質的に縦続接続されるから、全
体の長さは保留時間Ｔの最大の品目種別に対応して設定
することができるとともに、出現頻度の大きい品目種別
に対しては、短い区間を利用するように構成可能であ
り、メモリ容量を経済化することができる。
【００２２】図５は分割化されたブリッジメモリの並列
状態を示す図であり、時間の短い方が並列数が多くな
る。
状態を示す図であり、時間の短い方が並列数が多くな
る。
【００２３】一般にピーク速度を規定する品目種別は速
度の遅い場合Ｘ０が１となり、速度のはやい品目種別で
はＸ０が複数となることが予想される。この場合、速度
がはやい品目ではＸ０をその複数のＴ分の１とすること
ができるから、ブリッジメモリのアドレスの小さいとこ
ろに品目種別が集中することが推定できる。速度の遅い
品目種別では、その複数のＴ分の１はなお大きいからこ
れはブリッジメモリの大きいところへ品目種別が集中す
ることが推定できる。またこの場合に、 Ｖ０ｉ ＝ １／Ｔｉ （Ｖ０ｉは品目種別ｉの速
度） すなわち、Ｔｉ ＝ １／Ｖ０ｉ とすることができ、Ｔの分布は双曲線関数となることが
予想される。このことは分割数に対して並列数が双曲線
の関係になり、ちょうど図６に示すように設定すること
が合理的であると考えられる。
度の遅い場合Ｘ０が１となり、速度のはやい品目種別で
はＸ０が複数となることが予想される。この場合、速度
がはやい品目ではＸ０をその複数のＴ分の１とすること
ができるから、ブリッジメモリのアドレスの小さいとこ
ろに品目種別が集中することが推定できる。速度の遅い
品目種別では、その複数のＴ分の１はなお大きいからこ
れはブリッジメモリの大きいところへ品目種別が集中す
ることが推定できる。またこの場合に、 Ｖ０ｉ ＝ １／Ｔｉ （Ｖ０ｉは品目種別ｉの速
度） すなわち、Ｔｉ ＝ １／Ｖ０ｉ とすることができ、Ｔの分布は双曲線関数となることが
予想される。このことは分割数に対して並列数が双曲線
の関係になり、ちょうど図６に示すように設定すること
が合理的であると考えられる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
ブリッジメモリへのアクセス速度を小さくすることがで
きるとともに、ブリッジメモリの利用されない容量を小
さくすることができるから、ブリッジメモリを経済的に
構成することができる効果がある。一般にＡＴＭ通信網
ではポリシング装置を網の入口に多数設置することが必
要であり、本発明はＡＴＭ通信網全体の経済化に貢献す
る。
ブリッジメモリへのアクセス速度を小さくすることがで
きるとともに、ブリッジメモリの利用されない容量を小
さくすることができるから、ブリッジメモリを経済的に
構成することができる効果がある。一般にＡＴＭ通信網
ではポリシング装置を網の入口に多数設置することが必
要であり、本発明はＡＴＭ通信網全体の経済化に貢献す
る。
【図１】本発明実施例装置のブロック構成図。
【図２】ポリシング回路要素（符号２１）の具体的なブ
ロック構成図。
ロック構成図。
【図３】分割され縦続接続されたブリッジメモリの接続
関係を説明する図。
関係を説明する図。
【図４】隣接するブリッジメモリのデータ受け渡しのタ
イミングを示す図。
イミングを示す図。
【図５】分割化されたブリッジメモリの並列状態を示す
図。
図。
【図６】分割数に対して並列数が双曲線の関係になるよ
うすを示す図。
うすを示す図。
【図７】従来例装置のブロック構成図。
１ 第一変換メモリ（ＶＰＩ番号に対応する品目種別
番号を出力する） ２ ブリッジメモリ回路 ３ セレクタ ４ 第三変換メモリ（品目種別番号に対応するアドレ
スを出力する） ５ カウンタ ６ 処理回路 ７ カウントメモリ ８ 第二変換メモリ（品目種別番号に対応する上限値
を出力する） ９ 廃棄処理回路 １１ 被監視信号が入力する端子 １２ ポリシングされた信号が出力する端子 ２０ ポリシング回路 ２１ ポリシング回路要素 ２２ ブリッジメモリ（符号２に対応） ２３ セレクタ（符号３に対応） ２４ 第三変換メモリ（符号４に対応） ２５ カウンタ（符号５に対応） ２６ 処理回路（符号６に対応） ２７ カウントメモリ（符号７に対応）
番号を出力する） ２ ブリッジメモリ回路 ３ セレクタ ４ 第三変換メモリ（品目種別番号に対応するアドレ
スを出力する） ５ カウンタ ６ 処理回路 ７ カウントメモリ ８ 第二変換メモリ（品目種別番号に対応する上限値
を出力する） ９ 廃棄処理回路 １１ 被監視信号が入力する端子 １２ ポリシングされた信号が出力する端子 ２０ ポリシング回路 ２１ ポリシング回路要素 ２２ ブリッジメモリ（符号２に対応） ２３ セレクタ（符号３に対応） ２４ 第三変換メモリ（符号４に対応） ２５ カウンタ（符号５に対応） ２６ 処理回路（符号６に対応） ２７ カウントメモリ（符号７に対応）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 直明 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (72)発明者 佐藤 陽一 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平４−162845（ＪＰ，Ａ) 特開 平４−150350（ＪＰ，Ａ) 特開 平４−192648（ＪＰ，Ａ) 特開 平４−150347（ＪＰ，Ａ) 電子情報通信学会秋季全国大会講演論 文集，Ｂ−393 （1991−８−15），Ｐ. ３−112 電子情報通信学会春季全国大会講演論 文集，Ｂ−698 （1991−３−15），Ｐ. ３−250 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (1)
- 【請求項１】 被監視信号を入力する入力端子と、この
入力端子に到来するセルのＶＰＩ（Virtual Path Ident
ifier)番号を検出しそのＶＰＩ番号に対応する品目種別
番号を出力する第一変換メモリと、その品目種別番号を
入力しその品目に対応する上限値を出力する第二変換メ
モリと、前記入力端子に到来するセルおよび前記品目種
別番号ならびに前記上限値を入力してセルを廃棄すべき
ポリシング信号を出力するポリシング回路と、前記ポリ
シング信号により前記被監視信号の該当するセルを廃棄
する廃棄処理回路とを備え、 前記ポリシング回路は、ｋ段縦続接続されかつ各段毎に
Ｍｉ段（ｉは１からｋまでの数、Ｍｉは１以上の整数）
並列接続されたポリシング回路要素を備え、 そのポリシング回路要素は、それぞれ、前記入力端子ま
たはその前段のポリシング回路要素が出力するＶＰＩ番
号を保持するＦＩＦＯメモリ（先入れ先だしメモリ）に
より構成されたブリッジメモリと、このブリッジメモリ
のメモリ長により定まる保持時間だけ前記ＶＰＩ番号を
保持させるアドレス制御手段と、そのブリッジメモリの
出力を処理し、当該ポリシング回路要素までに縦続接続
されたブリッジメモリ長で定まる保持時間に対応する品
目に関して上限値を越えたときに前記ポリシング信号を
出力する処理回路とを備えたことを特徴とするポリシン
グ装置。
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|---|---|---|---|
| JP20428591A JP2818505B2 (ja) | 1991-08-14 | 1991-08-14 | ポリシング装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20428591A JP2818505B2 (ja) | 1991-08-14 | 1991-08-14 | ポリシング装置 |
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|---|---|
| JPH0548637A JPH0548637A (ja) | 1993-02-26 |
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|---|---|---|---|
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| CA2038646C (en) * | 1990-03-20 | 1995-02-07 | Katsumi Oomuro | Atm communication system with optimal traffic control by changing the allocated bandwidth |
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| JPH04100342A (ja) * | 1990-08-20 | 1992-04-02 | Toshiba Corp | トラヒック制御方式 |
| JP3278865B2 (ja) * | 1991-06-28 | 2002-04-30 | 日本電気株式会社 | トラヒック制御方法 |
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| US5323389A (en) * | 1992-08-14 | 1994-06-21 | Fore Systems, Inc. | ATM cell interface and method for dispatching an ATM cell |
-
1991
- 1991-08-14 JP JP20428591A patent/JP2818505B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-14 US US07/931,039 patent/US5469543A/en not_active Expired - Lifetime
- 1992-08-14 CA CA 2076214 patent/CA2076214C/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 電子情報通信学会春季全国大会講演論文集，Ｂ−６９８ （１９９１−３−１５），Ｐ．３−２５０ |
| 電子情報通信学会秋季全国大会講演論文集，Ｂ−３９３ （１９９１−８−１５），Ｐ．３−１１２ |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2076214C (en) | 1998-07-14 |
| CA2076214A1 (en) | 1993-02-15 |
| JPH0548637A (ja) | 1993-02-26 |
| US5469543A (en) | 1995-11-21 |
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