JPH05260069A - ポリシング回路 - Google Patents
ポリシング回路Info
- Publication number
- JPH05260069A JPH05260069A JP5086292A JP5086292A JPH05260069A JP H05260069 A JPH05260069 A JP H05260069A JP 5086292 A JP5086292 A JP 5086292A JP 5086292 A JP5086292 A JP 5086292A JP H05260069 A JPH05260069 A JP H05260069A
- Authority
- JP
- Japan
- Prior art keywords
- vpi
- input
- processing circuit
- contract
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 非同期転送モードにおいて高速対応可能で、
かつハードウエア規模の拡大を抑えたポリシング回路を
実現する。 【構成】 入力するＶＰＩ番号毎にそれぞれ個別な処理
回路を設ける。
かつハードウエア規模の拡大を抑えたポリシング回路を
実現する。 【構成】 入力するＶＰＩ番号毎にそれぞれ個別な処理
回路を設ける。
Description
【０００１】
【産業上の利用分野】本発明は非同期転送モードのパケ
ット通信に利用する。特に、ＶＰ（Ｖｉｒｔｕａｌ Ｐ
ａｓｓ）数管理技術に関する。
ット通信に利用する。特に、ＶＰ（Ｖｉｒｔｕａｌ Ｐ
ａｓｓ）数管理技術に関する。
【０００２】
【従来の技術】従来例を図３および図４を参照して説明
する。図３は従来例のＤＢ回路のブロック図である。図
４はＤＢ回路内のＦＩＦＯの状態を示す図である。
する。図３は従来例のＤＢ回路のブロック図である。図
４はＤＢ回路内のＦＩＦＯの状態を示す図である。
【０００３】従来のポリシング回路構成は図３に示すよ
うに、メモリ２１、２２および２５と、ＦＩＦＯ２８
と、セレクタ部２０と、論理処理部２４と、カウントメ
モリ２６と、廃棄部３から構成される。これをＤＢ（Ｄ
ａｎｇｅｒｏｕｓ Ｂｒｉｄｇｅ）回路方式のポリシン
グ回路と呼ぶ。
うに、メモリ２１、２２および２５と、ＦＩＦＯ２８
と、セレクタ部２０と、論理処理部２４と、カウントメ
モリ２６と、廃棄部３から構成される。これをＤＢ（Ｄ
ａｎｇｅｒｏｕｓ Ｂｒｉｄｇｅ）回路方式のポリシン
グ回路と呼ぶ。
【０００４】入力ＡＴＭ（非同期転送モード）セルのＶ
ＰＩ（Ｖｉｒｔｕａｌ ＰａｓｓＩｄｅｎｔｉｆｉｅ
ｒ）番号がメモリ２１およびＦＩＦＯ２８に入力する。
メモリ２１は、ＶＰＩ番号を入力して品目種別番号を出
力する。メモリ２５は、品目種別番号を入力してその品
目のＴ時間内のセル数の上限値を出力する。ＶＰＩ番号
と品目種別番号は書込アドレス２７に示されるＦＩＦＯ
２８のアドレスに書き込まれる。このとき書込みアドレ
ス２７はセレクタ部２０により選択される。メモリ２２
は、カウンタ２３の出力する連続した番号を品目種別番
号として入力し該当するＦＩＦＯ２８のアドレスを出力
する。このＦＩＦＯ２８のアドレスのＶＰＩ番号、品目
種別番号はＦＩＦＯ２８のＤＡＴＡ出力から出力され
る。カウントメモリ２６は、論理処理部２４の出力する
ＶＰＩ番号を入力しそのＶＰＩ番号に対応する上限値カ
ウント情報を論理処理部２４と送受する。論理処理部２
４は、カウンタ２３の出力するカウント値、ＶＰＩ番
号、品目種別番号、上限値より、ＦＩＦＯ２８のＤＡＴ
Ａ出力のＶＰＩ番号で示されるＶＰの上限値カウントの
アップダウンを行いカウントメモリ２６に格納する。ま
た、入力ＡＴＭセルの廃棄を決定し廃棄部３に廃棄指示
信号を出力する。廃棄部３は廃棄指示信号より入力セル
の廃棄を行う。
ＰＩ（Ｖｉｒｔｕａｌ ＰａｓｓＩｄｅｎｔｉｆｉｅ
ｒ）番号がメモリ２１およびＦＩＦＯ２８に入力する。
メモリ２１は、ＶＰＩ番号を入力して品目種別番号を出
力する。メモリ２５は、品目種別番号を入力してその品
目のＴ時間内のセル数の上限値を出力する。ＶＰＩ番号
と品目種別番号は書込アドレス２７に示されるＦＩＦＯ
２８のアドレスに書き込まれる。このとき書込みアドレ
ス２７はセレクタ部２０により選択される。メモリ２２
は、カウンタ２３の出力する連続した番号を品目種別番
号として入力し該当するＦＩＦＯ２８のアドレスを出力
する。このＦＩＦＯ２８のアドレスのＶＰＩ番号、品目
種別番号はＦＩＦＯ２８のＤＡＴＡ出力から出力され
る。カウントメモリ２６は、論理処理部２４の出力する
ＶＰＩ番号を入力しそのＶＰＩ番号に対応する上限値カ
ウント情報を論理処理部２４と送受する。論理処理部２
４は、カウンタ２３の出力するカウント値、ＶＰＩ番
号、品目種別番号、上限値より、ＦＩＦＯ２８のＤＡＴ
Ａ出力のＶＰＩ番号で示されるＶＰの上限値カウントの
アップダウンを行いカウントメモリ２６に格納する。ま
た、入力ＡＴＭセルの廃棄を決定し廃棄部３に廃棄指示
信号を出力する。廃棄部３は廃棄指示信号より入力セル
の廃棄を行う。
【０００５】次に、図４を参照してＤＢ回路内のＦＩＦ
Ｏの状態を説明する。
Ｏの状態を説明する。
【０００６】個々のＶＰＩ情報３０は、図４に示すよう
な状態で格納される。ＶＰＩ情報の大きさ３１はＬｏｇ
2 （ＶＰＩ）ｂｉｔである。ＦＩＦＯ２８の有するＶＰ
Ｉ情報数３２は、対象とするＶＰの品目の内最大長のＴ
値個分、少なくとも必要である。ある時点での入力ＶＰ
Ｉの書込アドレス３３および読出アドレス３４は図４の
とおりである。品目数３５は、トラフィックの性質によ
り決まり、ＶＰＩの種別が増えると増加する。
な状態で格納される。ＶＰＩ情報の大きさ３１はＬｏｇ
2 （ＶＰＩ）ｂｉｔである。ＦＩＦＯ２８の有するＶＰ
Ｉ情報数３２は、対象とするＶＰの品目の内最大長のＴ
値個分、少なくとも必要である。ある時点での入力ＶＰ
Ｉの書込アドレス３３および読出アドレス３４は図４の
とおりである。品目数３５は、トラフィックの性質によ
り決まり、ＶＰＩの種別が増えると増加する。
【０００７】ＦＩＦＯ２８は、１セル時間に到着ＶＰＩ
番号の書込および品目数３５だけのアドレスの読出しを
行う必要がある。そのため高速の伝送路には適用できな
い。アクセスタイムネックを回避するためにはＦＩＦＯ
２８の並列化を行うがハードウエアの大幅な増加を要す
る。
番号の書込および品目数３５だけのアドレスの読出しを
行う必要がある。そのため高速の伝送路には適用できな
い。アクセスタイムネックを回避するためにはＦＩＦＯ
２８の並列化を行うがハードウエアの大幅な増加を要す
る。
【０００８】
【発明が解決しようとする課題】このような方式では、
１セル時間内に品目数回ＦＩＦＯにアクセスする必要が
あり、ＦＩＦＯのアクセス速度が品目数に応じて増大す
るという問題点がある。特に、インタフェース速度が速
い場合、および品目数の多い場合に問題となった。
１セル時間内に品目数回ＦＩＦＯにアクセスする必要が
あり、ＦＩＦＯのアクセス速度が品目数に応じて増大す
るという問題点がある。特に、インタフェース速度が速
い場合、および品目数の多い場合に問題となった。
【０００９】本発明は、このような背景に行われたもの
であり、ＶＰＩ番号毎の個別処理機能を備え高速処理に
対応し、しかもハードウエア規模の拡大を抑えたポリシ
ング回路の提供を目的とする。
であり、ＶＰＩ番号毎の個別処理機能を備え高速処理に
対応し、しかもハードウエア規模の拡大を抑えたポリシ
ング回路の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＶＰＩ毎にＴ
セル時間中に入力に到来するセルがＸセルを越えないと
の契約があり、この契約に違反する入力セルを廃棄する
ポリシング回路において、入力に到来するセルのＶＰＩ
番号を識別する手段と、この識別手段で識別される毎に
加算計算するアップダウンカウンタと、この識別手段で
識別されたＴセル時間後に前記アップダウンカウンタの
減算計算入力に信号を与えるシフトレジスタと、前記ア
ップダウンカウンタの計数値がＸを越える毎に廃棄信号
を送出する手段と、を備えた個別処理回路を一つの入力
に複数のＶＰＩ番号についてそれぞれ備えたことを特徴
とする。
セル時間中に入力に到来するセルがＸセルを越えないと
の契約があり、この契約に違反する入力セルを廃棄する
ポリシング回路において、入力に到来するセルのＶＰＩ
番号を識別する手段と、この識別手段で識別される毎に
加算計算するアップダウンカウンタと、この識別手段で
識別されたＴセル時間後に前記アップダウンカウンタの
減算計算入力に信号を与えるシフトレジスタと、前記ア
ップダウンカウンタの計数値がＸを越える毎に廃棄信号
を送出する手段と、を備えた個別処理回路を一つの入力
に複数のＶＰＩ番号についてそれぞれ備えたことを特徴
とする。
【００１１】
【作用】ＶＰの種類分の個別処理回路を準備し、到来す
るＶＰをそのＶＰＩ番号によって各個別処理回路に振り
分ける。個々の個別処理回路には、それぞれの受け持つ
ＶＰＩ番号を記憶したレジスタが備えられ、そのＶＰＩ
番号が到来したときは、その入力情報を取入れアップダ
ウンカウンタを加算し、シフトレジスタに入力する。
るＶＰをそのＶＰＩ番号によって各個別処理回路に振り
分ける。個々の個別処理回路には、それぞれの受け持つ
ＶＰＩ番号を記憶したレジスタが備えられ、そのＶＰＩ
番号が到来したときは、その入力情報を取入れアップダ
ウンカウンタを加算し、シフトレジスタに入力する。
【００１２】この個別処理回路のシフトレジスタはあた
かも「計量升」のような働きをする。個々のＶＰについ
て契約された最大セル時間に相当する時間の入力情報を
このシフトレジスタは記憶する。そこから溢れたＶＰは
契約量オーバーとして廃棄される。このシフトレジスタ
内の最大セル時間前の入力情報を参照し、そこに該ＶＰ
の入力情報があればアップダウンカウンタを減算する。
つまり、最大セル時間後に１個のＶＰが出ていけばアッ
プダウンカウンタを「１」減算する。するとこの「計量
升」であるシフトレジスタにはＶＰ１個分の空きができ
て、新たなＶＰ１個を受入れられる余裕ができる。この
ようにして、最大セル時間内のＶＰ数は管理される。
かも「計量升」のような働きをする。個々のＶＰについ
て契約された最大セル時間に相当する時間の入力情報を
このシフトレジスタは記憶する。そこから溢れたＶＰは
契約量オーバーとして廃棄される。このシフトレジスタ
内の最大セル時間前の入力情報を参照し、そこに該ＶＰ
の入力情報があればアップダウンカウンタを減算する。
つまり、最大セル時間後に１個のＶＰが出ていけばアッ
プダウンカウンタを「１」減算する。するとこの「計量
升」であるシフトレジスタにはＶＰ１個分の空きができ
て、新たなＶＰ１個を受入れられる余裕ができる。この
ようにして、最大セル時間内のＶＰ数は管理される。
【００１３】
【実施例】本発明実施例装置の構成を図１および図２を
参照して説明する。図１は本発明実施例装置の全体構成
図である。図２は個別処理回路のブロック図である。
参照して説明する。図１は本発明実施例装置の全体構成
図である。図２は個別処理回路のブロック図である。
【００１４】本発明は、ＶＰＩ毎にＴセル時間中に入力
に到来するセルがＸセルを越えないとの契約があり、こ
の契約に違反する入力セルを廃棄するポリシング回路に
おいて、入力に到来するセルのＶＰＩ番号を識別する手
段としての比較器６およびレジスタ５と、この識別手段
で識別される毎に加算計算するアップダウンカウンタ９
と、この識別手段で識別されたＴセル時間後にアップダ
ウンカウンタ９の減算計算入力に信号を与えるシフトレ
ジスタ１０と、アップダウンカウンタ９の計数値がＸを
越える毎に廃棄信号を送出する手段としての比較器８お
よびレジスタ７と、を備えた個別処理回路１を一つの入
力に複数のＶＰＩ番号についてそれぞれ備えたことを特
徴とする。
に到来するセルがＸセルを越えないとの契約があり、こ
の契約に違反する入力セルを廃棄するポリシング回路に
おいて、入力に到来するセルのＶＰＩ番号を識別する手
段としての比較器６およびレジスタ５と、この識別手段
で識別される毎に加算計算するアップダウンカウンタ９
と、この識別手段で識別されたＴセル時間後にアップダ
ウンカウンタ９の減算計算入力に信号を与えるシフトレ
ジスタ１０と、アップダウンカウンタ９の計数値がＸを
越える毎に廃棄信号を送出する手段としての比較器８お
よびレジスタ７と、を備えた個別処理回路１を一つの入
力に複数のＶＰＩ番号についてそれぞれ備えたことを特
徴とする。
【００１５】次に、本発明実施例装置の動作を説明す
る。
る。
【００１６】図１に示すように、個別処理回路１の廃棄
指示信号は、廃棄部３に入力され、廃棄部３は入力セル
の廃棄を行う。図２は、図１の個々の個別処理回路１の
構成を示している。入力ＡＴＭセルのＶＰＩ番号は複数
の個別処理回路１に入力する。個々の個別処理回路１に
おいて、予め処理対象ＶＰのＶＰＩ番号をレジスタ５に
設定し、Ｔセル時間における対象ＶＰの最大規定セル数
Ｘを廃棄判定のしきい値としてレジスタ７に設定する。
同様にＴ値もレジスタ７に設定する。比較器６は、入力
ＶＰＩと処理対象ＶＰＩを比較する。ＶＰＩが一致した
とき、一致信号をアップダウンカウンタ９に出力する。
シフトレジスタ１０は該ＶＰの入力したか否かの入力情
報を最大Ｔセル時間分保持する。最大Ｔ時間は、対象と
するＶＰの品目の内最大長のＴ値とする。セレクタ１１
は、レジスタ７より該ＶＰの時間系列入力情報を入力
し、シフトレジスタ１０の内Ｔセル時間前の情報を選択
し、Ｔセル時間前に該ＶＰ入力があったときは減算信号
４を出力する。
指示信号は、廃棄部３に入力され、廃棄部３は入力セル
の廃棄を行う。図２は、図１の個々の個別処理回路１の
構成を示している。入力ＡＴＭセルのＶＰＩ番号は複数
の個別処理回路１に入力する。個々の個別処理回路１に
おいて、予め処理対象ＶＰのＶＰＩ番号をレジスタ５に
設定し、Ｔセル時間における対象ＶＰの最大規定セル数
Ｘを廃棄判定のしきい値としてレジスタ７に設定する。
同様にＴ値もレジスタ７に設定する。比較器６は、入力
ＶＰＩと処理対象ＶＰＩを比較する。ＶＰＩが一致した
とき、一致信号をアップダウンカウンタ９に出力する。
シフトレジスタ１０は該ＶＰの入力したか否かの入力情
報を最大Ｔセル時間分保持する。最大Ｔ時間は、対象と
するＶＰの品目の内最大長のＴ値とする。セレクタ１１
は、レジスタ７より該ＶＰの時間系列入力情報を入力
し、シフトレジスタ１０の内Ｔセル時間前の情報を選択
し、Ｔセル時間前に該ＶＰ入力があったときは減算信号
４を出力する。
【００１７】アップダウンカウンタ９は、初期化時
「０」値にクリアされ、それ以降処理対象ＶＰ入力時は
比較器６より一致信号を受けカウンタ値を「＋１」加算
し、Ｔセル時間前の処理対象ＶＰ入力を示す減算信号４
によりカウンタ値を「−１」減算する。カウンタ値の上
限はＸとし、「カウンタ値＝Ｘ」の間は「＋１」加算を
停止する。アップダウンカウンタ９の値とＸ値のレジス
タ７を比較器８で比較し、一致した場合は廃棄指示信号
を出力する。
「０」値にクリアされ、それ以降処理対象ＶＰ入力時は
比較器６より一致信号を受けカウンタ値を「＋１」加算
し、Ｔセル時間前の処理対象ＶＰ入力を示す減算信号４
によりカウンタ値を「−１」減算する。カウンタ値の上
限はＸとし、「カウンタ値＝Ｘ」の間は「＋１」加算を
停止する。アップダウンカウンタ９の値とＸ値のレジス
タ７を比較器８で比較し、一致した場合は廃棄指示信号
を出力する。
【００１８】
【発明の効果】ＶＰＩ番号毎の個別処理回路により高速
処理に対応し、しかもハードウエア規模の拡大が抑えら
れる。
処理に対応し、しかもハードウエア規模の拡大が抑えら
れる。
【図１】本発明実施例装置の全体構成図。
【図２】個別処理回路のブロック図。
【図３】従来例のＤＢ回路のブロック図。
【図４】ＤＢ回路内のＦＩＦＯの状態を示す図。
１ 個別処理回路 ３ 廃棄部 ４ 減算信号 ５ レジスタ ６ 比較器 ７ レジスタ ８ 比較器 ９ アップダウンカウンタ １０ シフトレジスタ １１ セレクタ ２０ セレクタ ２１、２２ メモリ ２３ カウンタ ２４ 論理処理部 ２５ メモリ ２６ カウントメモリ ２７ 書込アドレス ２８ ＦＩＦＯ ３０ ＶＰＩ情報 ３１ ＶＰＩ情報の大きさ ３２ ＶＰＩ情報の数 ３３ 書込アドレス ３４ 読出アドレス ３５ 品目数
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 直明 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 ▲蔵▼野 貴紀 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (1)
- 【請求項１】 ＶＰＩ毎にＴセル時間中に入力に到来す
るセルがＸセルを越えないとの契約があり、この契約に
違反する入力セルを廃棄するポリシング回路において、 入力に到来するセルのＶＰＩ番号を識別する手段と、こ
の識別手段で識別される毎に加算計算するアップダウン
カウンタと、 この識別手段で識別されたＴセル時間後に前記アップダ
ウンカウンタの減算計算入力に信号を与えるシフトレジ
スタと、前記アップダウンカウンタの計数値がＸを越え
る毎に廃棄信号を送出する手段と、 を備えた個別処理回路を一つの入力に複数のＶＰＩ番号
についてそれぞれ備えたことを特徴とするポリシング回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086292A JPH05260069A (ja) | 1992-03-09 | 1992-03-09 | ポリシング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086292A JPH05260069A (ja) | 1992-03-09 | 1992-03-09 | ポリシング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05260069A true JPH05260069A (ja) | 1993-10-08 |
Family
ID=12870537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086292A Pending JPH05260069A (ja) | 1992-03-09 | 1992-03-09 | ポリシング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05260069A (ja) |
-
1992
- 1992-03-09 JP JP5086292A patent/JPH05260069A/ja active Pending
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