JP2908642B2 - ２重到着セル検出装置 - Google Patents
２重到着セル検出装置Info
- Publication number
- JP2908642B2 JP2908642B2 JP4236896A JP23689692A JP2908642B2 JP 2908642 B2 JP2908642 B2 JP 2908642B2 JP 4236896 A JP4236896 A JP 4236896A JP 23689692 A JP23689692 A JP 23689692A JP 2908642 B2 JP2908642 B2 JP 2908642B2
- Authority
- JP
- Japan
- Prior art keywords
- sequence number
- cell
- data
- address
- double
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＡＴＭ交換装置等の
ように信号をセルに分割して送受信する装置に用いら
れ、各セルに付加されたシーケンス番号が同一であるセ
ルを検出するための２重到着セル検出装置に関するもの
である。
ように信号をセルに分割して送受信する装置に用いら
れ、各セルに付加されたシーケンス番号が同一であるセ
ルを検出するための２重到着セル検出装置に関するもの
である。
【０００２】
【従来の技術】図５は従来の２重到着セル検出装置を示
すブロック図であり、図において、１０２はシーケンス
ナンバを付加された受信セルから検出したｎ桁のシーケ
ンスナンバ、５０はシーケンスナンバ１０２を順次に格
納するシフトレジスタ、５０ａ〜５０ｎはシフトレジス
タ５０から読出した過去のシーケンスナンバ、５ａ〜５
ｎは過去のシーケンスナンバ５０ａ〜５０ｎと現在のシ
ーケンスナンバ１０２との一致を検出する一致検出回
路、５１ａ〜５１ｎは一致検出回路５ａ〜５ｎの一致出
力、５１は一致出力５１ａ〜５１ｎが加えられるオアゲ
ート、１０６はオアゲート５１の出力である。
すブロック図であり、図において、１０２はシーケンス
ナンバを付加された受信セルから検出したｎ桁のシーケ
ンスナンバ、５０はシーケンスナンバ１０２を順次に格
納するシフトレジスタ、５０ａ〜５０ｎはシフトレジス
タ５０から読出した過去のシーケンスナンバ、５ａ〜５
ｎは過去のシーケンスナンバ５０ａ〜５０ｎと現在のシ
ーケンスナンバ１０２との一致を検出する一致検出回
路、５１ａ〜５１ｎは一致検出回路５ａ〜５ｎの一致出
力、５１は一致出力５１ａ〜５１ｎが加えられるオアゲ
ート、１０６はオアゲート５１の出力である。
【０００３】次に動作について説明する。受信されたｎ
桁（ｎ ｂｉｔ）のシーケンスナンバ１０２は、シフト
レジスタ５０に記憶される。シフトレジスタ５０には過
去のシーケンスナンバ５０ａ〜５０ｎが記憶され、一致
検出回路５ａ〜５ｎに出力される。また、新しいシーケ
ンスナンバ１０２の受信時には、記憶内容をシフトし古
いものから順に消去される。一致検出回路５ａ〜５ｎは
受信された現在のシーケンスナンバ１０２と過去に受信
されたシーケンスナンバ５０ａ〜５０ｎとを比較し、一
致した場合には一致出力５１ａ〜５１ｎを出力する。オ
アゲート５１は一致出力５１ａ〜５１ｎの論理和の出力
１０６を出力する。
桁（ｎ ｂｉｔ）のシーケンスナンバ１０２は、シフト
レジスタ５０に記憶される。シフトレジスタ５０には過
去のシーケンスナンバ５０ａ〜５０ｎが記憶され、一致
検出回路５ａ〜５ｎに出力される。また、新しいシーケ
ンスナンバ１０２の受信時には、記憶内容をシフトし古
いものから順に消去される。一致検出回路５ａ〜５ｎは
受信された現在のシーケンスナンバ１０２と過去に受信
されたシーケンスナンバ５０ａ〜５０ｎとを比較し、一
致した場合には一致出力５１ａ〜５１ｎを出力する。オ
アゲート５１は一致出力５１ａ〜５１ｎの論理和の出力
１０６を出力する。
【０００４】
【発明が解決しようとする課題】従来の２重到着セル検
出装置は以上のように構成されているので、２重到着セ
ル検出範囲を拡大するには、シフトレジスタ５０の段数
や一致検出回路５ａ〜５ｎの個数を増やす必要があり、
回路規模が大きくなるなどの問題点があった。
出装置は以上のように構成されているので、２重到着セ
ル検出範囲を拡大するには、シフトレジスタ５０の段数
や一致検出回路５ａ〜５ｎの個数を増やす必要があり、
回路規模が大きくなるなどの問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、受信したセルの２重到着検出を
高速に、かつ広い範囲にわたって行うことができる２重
到着セル検出装置を得ることを目的とする。
ためになされたもので、受信したセルの２重到着検出を
高速に、かつ広い範囲にわたって行うことができる２重
到着セル検出装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る２重到着
セル検出装置は、ＲＡＭ等のメモリにシーケンスナンバ
をアドレスとして所定のデータを書込み、後に読出した
データが上記所定のデータであるか否かを検出すると共
に、所定のタイミングでメモリをクリアするようにした
ものである。
セル検出装置は、ＲＡＭ等のメモリにシーケンスナンバ
をアドレスとして所定のデータを書込み、後に読出した
データが上記所定のデータであるか否かを検出すると共
に、所定のタイミングでメモリをクリアするようにした
ものである。
【０００７】
【作用】この発明における２重到着セル検出装置は、シ
ーケンスナンバ受信時にＲＡＭにデータ“１”を書込
み、２重到着時には既にＲＡＭに書込まれているデータ
“１”が読み出されることにより、広い範囲にわたる２
重到着セルを高速に検出することが可能となる。
ーケンスナンバ受信時にＲＡＭにデータ“１”を書込
み、２重到着時には既にＲＡＭに書込まれているデータ
“１”が読み出されることにより、広い範囲にわたる２
重到着セルを高速に検出することが可能となる。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、４は全体を制御する制
御回路で、受信セルの検出毎に得られるセル受信信号１
０１に同期して、クリアアドレス１０３、“１”または
“０”のデータ１０５、メモリ領域を指示するアドレス
１０７、リード信号１０８、ライト信号１０９及び２重
到着チェック用のタイミング信号１１１等を作成する。
ついて説明する。図１において、４は全体を制御する制
御回路で、受信セルの検出毎に得られるセル受信信号１
０１に同期して、クリアアドレス１０３、“１”または
“０”のデータ１０５、メモリ領域を指示するアドレス
１０７、リード信号１０８、ライト信号１０９及び２重
到着チェック用のタイミング信号１１１等を作成する。
【０００９】１はセレクタで、上記データ１０５に応じ
てシーケンスナンバ１０２またはクリアアドレス１０３
を選択し、アドレス１０４として出力する。２はメモリ
としてのＲＡＭで、アドレス１０４，１０７、リード信
号１０８、ライト信号１０９により制御されて、データ
１０５を書込みまたは読出して２重到着検出を示すデー
タ１０６として出力する。３はデータ１０６をタイミン
グ信号１１１によりカウントし、カウント出力１１２を
得るカウンタである。
てシーケンスナンバ１０２またはクリアアドレス１０３
を選択し、アドレス１０４として出力する。２はメモリ
としてのＲＡＭで、アドレス１０４，１０７、リード信
号１０８、ライト信号１０９により制御されて、データ
１０５を書込みまたは読出して２重到着検出を示すデー
タ１０６として出力する。３はデータ１０６をタイミン
グ信号１１１によりカウントし、カウント出力１１２を
得るカウンタである。
【００１０】なお、カウンタ３、制御回路４で検出手段
が構成され、セレクタ１、制御回路４でクリア手段が構
成される。また、制御回路４は制御手段を構成してい
る。
が構成され、セレクタ１、制御回路４でクリア手段が構
成される。また、制御回路４は制御手段を構成してい
る。
【００１１】図２はＲＡＭ２の４つの領域０，１，２，
３を示す。ａは現在のアドレスを示し、図示のようにこ
のアドレスａが領域０にあるときは、その反対側の領域
２がクリア領域となる。同様にアドレスａが領域１，
２，３にあるときは、クリア領域はそれらの反対側の領
域３，０，１となる。図３は図１における各信号１０１
〜１０９，１１１を示すタイミングチャートである。
３を示す。ａは現在のアドレスを示し、図示のようにこ
のアドレスａが領域０にあるときは、その反対側の領域
２がクリア領域となる。同様にアドレスａが領域１，
２，３にあるときは、クリア領域はそれらの反対側の領
域３，０，１となる。図３は図１における各信号１０１
〜１０９，１１１を示すタイミングチャートである。
【００１２】次に動作について説明する。図１におい
て、最初はセレクタ１はセル受信信号１０１毎に得られ
るシーケンスナンバ１０２を選択し、アドレス１０４と
してＲＡＭ２に加える。一方、アドレス１０７は図２の
領域０〜３を順に指定する。また、データ１０５は
“１”となっている。従って、ＲＡＭ２には“１”のデ
ータ１０５が全ての領域０，１，２，３にライト信号１
０９によって書込まれていき、セル到着登録が行われ
る。なお、最初は全領域に２重到着セルはなかったもと
のする。
て、最初はセレクタ１はセル受信信号１０１毎に得られ
るシーケンスナンバ１０２を選択し、アドレス１０４と
してＲＡＭ２に加える。一方、アドレス１０７は図２の
領域０〜３を順に指定する。また、データ１０５は
“１”となっている。従って、ＲＡＭ２には“１”のデ
ータ１０５が全ての領域０，１，２，３にライト信号１
０９によって書込まれていき、セル到着登録が行われ
る。なお、最初は全領域に２重到着セルはなかったもと
のする。
【００１３】なお、図３において、セル受信信号１０１
と同期してシーケンスナンバ１０２としてシーケンスナ
ンバ＃１が入力され、セレクタ１を通ってアドレス１０
４としてＲＡＭ２に加えられる。このときアドレス１０
７は再び領域０を指定している。まず、セル到着登録を
行う前に、セルの期間の前半で２重到着チェックが行わ
れる。このときアドレス１０３はクリアアドレス＃ｂと
して領域２を指定しているが、上記前半ではアドレス１
０４としてシーケンスナンバ＃１が選択されている。
と同期してシーケンスナンバ１０２としてシーケンスナ
ンバ＃１が入力され、セレクタ１を通ってアドレス１０
４としてＲＡＭ２に加えられる。このときアドレス１０
７は再び領域０を指定している。まず、セル到着登録を
行う前に、セルの期間の前半で２重到着チェックが行わ
れる。このときアドレス１０３はクリアアドレス＃ｂと
して領域２を指定しているが、上記前半ではアドレス１
０４としてシーケンスナンバ＃１が選択されている。
【００１４】そしてリード信号１０８によりシーケンス
ナンバ＃１のアドレスが読出され、データ１０６が出力
される。このとき、データ１０６が“１”であれば、そ
のシーケンスナンバ＃１のセルは２重到着セルであるこ
とが判る。この“１”のデータはタイミング信号１１１
によりカウンタ３でカウントされる。
ナンバ＃１のアドレスが読出され、データ１０６が出力
される。このとき、データ１０６が“１”であれば、そ
のシーケンスナンバ＃１のセルは２重到着セルであるこ
とが判る。この“１”のデータはタイミング信号１１１
によりカウンタ３でカウントされる。
【００１５】次に、ライト信号１０９によりシーケンス
ナンバ＃１のアドレスに“１”のデータ１０５が改めて
登録される。上記前半で２重到着チェックとセル到着登
録とが終わると、次の後半でデータ１０５が“０”とな
り、クリアアドレス＃ｂがセレクタ１で選択され、アド
レス１０４としてＲＡＭ２に加えられ、領域２がクリア
領域として指定される。そして、その領域２のシーケン
スナンバ＃１と対応する個所のデータが２回目のライト
信号１０９により“０”にクリアされる。
ナンバ＃１のアドレスに“１”のデータ１０５が改めて
登録される。上記前半で２重到着チェックとセル到着登
録とが終わると、次の後半でデータ１０５が“０”とな
り、クリアアドレス＃ｂがセレクタ１で選択され、アド
レス１０４としてＲＡＭ２に加えられ、領域２がクリア
領域として指定される。そして、その領域２のシーケン
スナンバ＃１と対応する個所のデータが２回目のライト
信号１０９により“０”にクリアされる。
【００１６】以上のように、シーケンスナンバ１０２を
アドレスとしてＲＡＭ２にデータ“１”を登録すると共
に、そのシーケンスナンバ１０２のアドレスに既に
“１”が登録されているか否かをチェックすることによ
り、２重到着セルの検出を行うことができる。なお、カ
ウンタ３は２重到着セルの個数をカウントし、カウント
出力１１２を得る。
アドレスとしてＲＡＭ２にデータ“１”を登録すると共
に、そのシーケンスナンバ１０２のアドレスに既に
“１”が登録されているか否かをチェックすることによ
り、２重到着セルの検出を行うことができる。なお、カ
ウンタ３は２重到着セルの個数をカウントし、カウント
出力１１２を得る。
【００１７】実施例２．なお、上記実施例１では、制御
回路４によりメモリクリア領域の記憶内容をアドレスに
従って順次消去したが、図４に示すように、受信された
シーケンスナンバを他のメモリに記憶し、古いものから
順番に消去してもよい。
回路４によりメモリクリア領域の記憶内容をアドレスに
従って順次消去したが、図４に示すように、受信された
シーケンスナンバを他のメモリに記憶し、古いものから
順番に消去してもよい。
【００１８】図４において、４１，４３はアドレスカウ
ンタ、４２は過去に受信されたシーケンスナンバを記憶
するための２ポートＲＡＭである。なお、アドレスカウ
ンタ４１，４３、２ポートＲＡＭ４２はセレクタ１と共
にクリア手段を構成する。
ンタ、４２は過去に受信されたシーケンスナンバを記憶
するための２ポートＲＡＭである。なお、アドレスカウ
ンタ４１，４３、２ポートＲＡＭ４２はセレクタ１と共
にクリア手段を構成する。
【００１９】次に動作について説明する。入力されたシ
ーケンスナンバ１０２は、アドレスカウンタ４１で指定
された２ポートＲＡＭ４２のアドレス４０１に記憶され
る。一方、入力アドレスから一定区間離れたシーケンス
ナンバ４０３は、アドレスカウンタ４３で指示されたア
ドレス４０２により読出され、セレクタ１を介してＲＡ
Ｍ２の記憶内容の消去を行う。なお、２重到着セル検出
の方法は、図１の回路と同様に行われる。
ーケンスナンバ１０２は、アドレスカウンタ４１で指定
された２ポートＲＡＭ４２のアドレス４０１に記憶され
る。一方、入力アドレスから一定区間離れたシーケンス
ナンバ４０３は、アドレスカウンタ４３で指示されたア
ドレス４０２により読出され、セレクタ１を介してＲＡ
Ｍ２の記憶内容の消去を行う。なお、２重到着セル検出
の方法は、図１の回路と同様に行われる。
【００２０】実施例３．また、上記実施例１，２では、
１つのチャネルについての２重到着セルの検出を行った
が、ＲＡＭ２内部の領域を分割し、制御回路４で制御す
ることにより、複数のチャネルについての２重到着セル
の検出を行うこともできる。
１つのチャネルについての２重到着セルの検出を行った
が、ＲＡＭ２内部の領域を分割し、制御回路４で制御す
ることにより、複数のチャネルについての２重到着セル
の検出を行うこともできる。
【００２１】実施例４．上記実施例１〜３ではＡＴＭ交
換システムで送受信されるＡＴＭセル信号の２重到着セ
ルを検出する回路を示したが、同様にシーケンスナンバ
を付与されたパケット通信システムにおけるパケット信
号でも同様の効果が得られる。
換システムで送受信されるＡＴＭセル信号の２重到着セ
ルを検出する回路を示したが、同様にシーケンスナンバ
を付与されたパケット通信システムにおけるパケット信
号でも同様の効果が得られる。
【００２２】
【発明の効果】以上のようにこの発明によれば、２重到
着検出装置をシーケンスナンバをアドレスとし、所定デ
ータが書込まれるメモリを用いて構成したので、広い範
囲の２重到着セル検出を高速に、かつ小型、経済的に実
現できる効果がある。
着検出装置をシーケンスナンバをアドレスとし、所定デ
ータが書込まれるメモリを用いて構成したので、広い範
囲の２重到着セル検出を高速に、かつ小型、経済的に実
現できる効果がある。
【図１】この発明の実施例１による２重到着セル検出装
置のブロック図である。
置のブロック図である。
【図２】この発明の実施例１によるメモリ領域を示す構
成図である。
成図である。
【図３】この発明の実施例１による各信号のタイミング
チャートである。
チャートである。
【図４】この発明の実施例２による２重到着セル検出装
置のブロック図である。
置のブロック図である。
【図５】従来の２重到着セル検出装置のブロック図であ
る。
る。
１ セレクタ（クリア手段） ２ ＲＡＭ（メモリ） ３ カウンタ（検出手段） ４ 制御回路（検出手段，クリア手段，制御手段） ４１ アドレスカウンタ（クリア手段） ４２ ２ポートＲＡＭ（クリア手段） ４３ アドレスカウンタ（クリア手段） １０２ シーケンスナンバ １０５ データ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小口 喜美夫 神奈川県横須賀市武１−2356 日本電信 電話株式会社 ＮＴＴ伝送システム研究 所 伝送処理研究部内 (72)発明者 羽根 稔尚 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 通信機製作所内 (72)発明者 上田 広之 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 通信機製作所内 (72)発明者 福田 雅裕 鎌倉市大船五丁目１番１号 三菱電機株 式会社 通信システム研究所内 (56)参考文献 特開 平４−10727（ＪＰ，Ａ) 特開 平３−250834（ＪＰ，Ａ) 特開 平６−6411（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】 信号をそれぞれシーケンスナンバが付さ
れたセルに分割して通信を行う装置に用いられ、受信し
たセルの中に同一のシーケンスナンバを持つ２つのセル
が有るか否かを検出する２重到着セル検出装置におい
て、上記受信したセルから検出されたシーケンスナンバ
を書込み，読出しのアドレスとし、所定のデータが書込
まれるように成されたメモリと、上記メモリから読出し
たデータが上記所定のデータであるか否かを検出する検
出手段と、上記メモリを所定のタイミングでクリアする
クリア手段と、上記メモリ及びクリア手段を制御する制
御手段とを設けたことを特徴とする２重到着セル検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236896A JP2908642B2 (ja) | 1992-09-04 | 1992-09-04 | ２重到着セル検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236896A JP2908642B2 (ja) | 1992-09-04 | 1992-09-04 | ２重到着セル検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685834A JPH0685834A (ja) | 1994-03-25 |
| JP2908642B2 true JP2908642B2 (ja) | 1999-06-21 |
Family
ID=17007372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236896A Expired - Fee Related JP2908642B2 (ja) | 1992-09-04 | 1992-09-04 | ２重到着セル検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908642B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1009389A6 (nl) * | 1995-06-02 | 1997-03-04 | Atea Nv | Werkwijze voor het detekteren en kompenseren van ontbrekende en misplaatste cellen bij asynchrone transfert methode (atm). |
-
1992
- 1992-09-04 JP JP4236896A patent/JP2908642B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685834A (ja) | 1994-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1274304A (en) | Crosspoint circuitry for data packet space division switches | |
| CA1191641A (en) | Processor facilities for integrated packet and voice switching | |
| EP0413899A2 (en) | Packet switching system having bus matrix switch | |
| US20080253371A1 (en) | Multicast and broadcast operations in ethernet switches | |
| US6055234A (en) | ATM switching control method and ATM switch having shared cell memory | |
| JP2908642B2 (ja) | ２重到着セル検出装置 | |
| JP2000324115A (ja) | 出力バッファ型ａｔｍ交換装置および同報制御方法 | |
| US5914935A (en) | Traffic shaper apparatus | |
| EP1042928B1 (en) | Information transmission system | |
| US7111093B2 (en) | Ping-pong buffer system having a buffer to store a subset of data from a data source | |
| US4046963A (en) | Times slot switching | |
| JP2928165B2 (ja) | Ａｔｍスイッチ | |
| US6282203B1 (en) | Packet data transmitting apparatus, and method therefor | |
| JPH08172436A (ja) | Ａｔｍスイッチにおける自己ルーチングスイッチ方法とその回路 | |
| JP2869080B2 (ja) | バッファ制御装置 | |
| JPS5810897B2 (ja) | チユウケイコウカンキヨウブンセキソウチ | |
| JP3039828B2 (ja) | Ａｔｍ通信の交換装置 | |
| JP3334478B2 (ja) | 単方向ループ型伝送システムにおける一斉同報の通信方法 | |
| SU446061A1 (ru) | Устройство дл приоритетного обслуживани сообщений | |
| SU1185634A2 (ru) | Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи | |
| SU1070554A1 (ru) | Устройство дл организации очереди | |
| RU2018942C1 (ru) | Устройство для сопряжения абонентов с цвм | |
| SU1062704A1 (ru) | Устройство управлени сообщени ми | |
| JPH0837530A (ja) | タイムアウト監視装置 | |
| JP3074839B2 (ja) | セルトラヒック監視装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |