JP3334478B2 - 単方向ループ型伝送システムにおける一斉同報の通信方法 - Google Patents
単方向ループ型伝送システムにおける一斉同報の通信方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば電力系統の
監視制御システムなどの一般産業用の分散制御システム
等に使用される単方向ループ型伝送路を持つシステムに
おいて、単方向ループ型伝送路上の或る局が他の全局を
受信局として同一データを送信し、各受信局は送信され
たデータをバイパスしつつ自局に取込む一斉同報の通信
方法に関する。
監視制御システムなどの一般産業用の分散制御システム
等に使用される単方向ループ型伝送路を持つシステムに
おいて、単方向ループ型伝送路上の或る局が他の全局を
受信局として同一データを送信し、各受信局は送信され
たデータをバイパスしつつ自局に取込む一斉同報の通信
方法に関する。
【０００２】なお、以下各図において同一の符号は同一
もしくは相当部分を示す。
もしくは相当部分を示す。
【０００３】
【従来の技術】図４は本発明及び従来の単方向ループ型
伝送システムの構成例を示す。同図において１は、例え
ば光ファイバのケーブルなどからなる単方向ループ型伝
送路（単にループ型伝送路，ループ又は光ループとも呼
ぶ）、２（２−１，〜２−Ｍ）はこのループ１上の局、
３（３−１，〜３−Ｎ）は各局２にパスを介して連な
り、夫々、各局共通の順番が付された制御装置（演算装
置とも呼ぶ）である。
伝送システムの構成例を示す。同図において１は、例え
ば光ファイバのケーブルなどからなる単方向ループ型伝
送路（単にループ型伝送路，ループ又は光ループとも呼
ぶ）、２（２−１，〜２−Ｍ）はこのループ１上の局、
３（３−１，〜３−Ｎ）は各局２にパスを介して連な
り、夫々、各局共通の順番が付された制御装置（演算装
置とも呼ぶ）である。
【０００４】この伝送システムでは各局２−１，〜２−
Ｍは送信局にも受信局にもなる。なお、図４は局２−１
が送信局となり、他の局２−２，〜２−Ｍが受信局とな
った一斉同報の例を示す。図４のようなループ型伝送路
１を持つシステムにおいては、或る局２が送信局となっ
て他局のある制御装置３へ向けてデータを送信したとす
ると、この送信データはループ１を単一方向（図４の例
では時計方向）に伝送され、この経路上の各局は送信の
相手局を含め、通常はその送信データを受信すると共に
下流方向へバイパスする。但し送信の相手局はその送信
データを正常に受信したときは受信データをそのまま、
また異常受信したときはその受信データに異常受信した
旨を示すデータを付加して下流方向へバイパスする。こ
のようにして送信局はループ１を一周して戻った送信デ
ータから、その送信の成否を判別することができる。送
信データを受信した相手局２はその受信データを自局に
接続された宛先の制御装置３へコピー（伝送）する。
Ｍは送信局にも受信局にもなる。なお、図４は局２−１
が送信局となり、他の局２−２，〜２−Ｍが受信局とな
った一斉同報の例を示す。図４のようなループ型伝送路
１を持つシステムにおいては、或る局２が送信局となっ
て他局のある制御装置３へ向けてデータを送信したとす
ると、この送信データはループ１を単一方向（図４の例
では時計方向）に伝送され、この経路上の各局は送信の
相手局を含め、通常はその送信データを受信すると共に
下流方向へバイパスする。但し送信の相手局はその送信
データを正常に受信したときは受信データをそのまま、
また異常受信したときはその受信データに異常受信した
旨を示すデータを付加して下流方向へバイパスする。こ
のようにして送信局はループ１を一周して戻った送信デ
ータから、その送信の成否を判別することができる。送
信データを受信した相手局２はその受信データを自局に
接続された宛先の制御装置３へコピー（伝送）する。
【０００５】図５はこのような伝送システムにおける従
来の伝送データブロックの構成例を示す。同図において
伝送データブロック１００はこの例では夫々３６ビット
のフレーム１０１〜１１ｎからなり、このうち１０１〜
１０５は制御フレーム、１１１〜１１ｎは＃１から＃ｎ
までのデータフレームである。そして制御フレーム１０
１〜１０５のうち、１０１は伝送データブロック１００
の先頭であることを示すと共に、この伝送データブロッ
ク１００の受信局番，発信局番，伝送モードの指定デー
タ等が格納されたヘッドフレーム、１０２は宛先の局
（受信局）２に接続された宛先となる制御装置３の番号
を指定するアドレスフレーム、１０３は宛先の制御装置
３内のメモリの送信データのコピー先となるアドレス領
域を指定するアドレスフレームである。また、１０４は
この伝送データブロック１００についての誤チェック用
のサムコードフレーム、１０５はこの伝送データブロッ
ク１００の末尾であることを示すエンドフレームであ
る。
来の伝送データブロックの構成例を示す。同図において
伝送データブロック１００はこの例では夫々３６ビット
のフレーム１０１〜１１ｎからなり、このうち１０１〜
１０５は制御フレーム、１１１〜１１ｎは＃１から＃ｎ
までのデータフレームである。そして制御フレーム１０
１〜１０５のうち、１０１は伝送データブロック１００
の先頭であることを示すと共に、この伝送データブロッ
ク１００の受信局番，発信局番，伝送モードの指定デー
タ等が格納されたヘッドフレーム、１０２は宛先の局
（受信局）２に接続された宛先となる制御装置３の番号
を指定するアドレスフレーム、１０３は宛先の制御装置
３内のメモリの送信データのコピー先となるアドレス領
域を指定するアドレスフレームである。また、１０４は
この伝送データブロック１００についての誤チェック用
のサムコードフレーム、１０５はこの伝送データブロッ
ク１００の末尾であることを示すエンドフレームであ
る。
【０００６】このように図５の例では、送信したい正味
のデータとしてのデータフレーム１１１〜１１ｎに、ど
の局２のどの番号の制御装置３のメモリのどのアドレス
領域に送りたいかのアドレス情報を伝える制御用フレー
ム１０１〜１０３を付加し、さらにその他の数フレーム
の制御用フレーム１０４，１０５等を加えて、１つの伝
送用データブロック１００を形成し送信を行っていた。
従って、ループ１上の各受信局２に連なる任意の複数の
制御装置３に同一データを転送したい（一斉同報の）場
合、ヘッドフレーム１０１に一斉同報を指定するデータ
を書込んだ送信対象制御装置３分の個数の伝送用データ
ブロック１００を送信していた。
のデータとしてのデータフレーム１１１〜１１ｎに、ど
の局２のどの番号の制御装置３のメモリのどのアドレス
領域に送りたいかのアドレス情報を伝える制御用フレー
ム１０１〜１０３を付加し、さらにその他の数フレーム
の制御用フレーム１０４，１０５等を加えて、１つの伝
送用データブロック１００を形成し送信を行っていた。
従って、ループ１上の各受信局２に連なる任意の複数の
制御装置３に同一データを転送したい（一斉同報の）場
合、ヘッドフレーム１０１に一斉同報を指定するデータ
を書込んだ送信対象制御装置３分の個数の伝送用データ
ブロック１００を送信していた。
【０００７】図６は従来の一斉同報を行う際の伝送用デ
ータブロックの別の構成例を示す。同図においてはヘッ
ドフレーム１０１に一斉同報を指定するデータが格納さ
れているものとし、１０２（１０２−１，〜１０２−
Ｎ）は全局についてのＮ個の送信対象制御装置３の番号
を夫々指定するためのアドレスフレームとしてのアドレ
スフレーム＃１〜＃Ｎ、１０３（１０３−１，〜１０３
−Ｎ）は送信対象制御装置３内の伝送データのコピー対
象のメモリ領域のアドレスを指定するアドレスフレーム
としてのアドレスフレーム＃１’〜＃Ｎ’である。
ータブロックの別の構成例を示す。同図においてはヘッ
ドフレーム１０１に一斉同報を指定するデータが格納さ
れているものとし、１０２（１０２−１，〜１０２−
Ｎ）は全局についてのＮ個の送信対象制御装置３の番号
を夫々指定するためのアドレスフレームとしてのアドレ
スフレーム＃１〜＃Ｎ、１０３（１０３−１，〜１０３
−Ｎ）は送信対象制御装置３内の伝送データのコピー対
象のメモリ領域のアドレスを指定するアドレスフレーム
としてのアドレスフレーム＃１’〜＃Ｎ’である。
【０００８】このように図６の例では一斉同報を行いた
い場合、送信対象制御装置３分の個数のアドレスを有し
た１つの伝送データブロック１００を送信していた。
い場合、送信対象制御装置３分の個数のアドレスを有し
た１つの伝送データブロック１００を送信していた。
【０００９】
【発明が解決しようとする課題】しかしながら一斉同報
の場合、図５の伝送データブロック１００を用いる方法
では、同一データを転送する場合、宛先が異なる同一デ
ータを有する伝送データブロック１００がループ１内に
多数存在することになる。また、図６の伝送データブロ
ック１００を用いる方法においても、真の送りたいデー
タとしてのデータフレーム１１１〜１１ｎに対して、制
御フレームとしてのアドレスフレームが１０２−１，１
０３−ｎのように増大することになる。
の場合、図５の伝送データブロック１００を用いる方法
では、同一データを転送する場合、宛先が異なる同一デ
ータを有する伝送データブロック１００がループ１内に
多数存在することになる。また、図６の伝送データブロ
ック１００を用いる方法においても、真の送りたいデー
タとしてのデータフレーム１１１〜１１ｎに対して、制
御フレームとしてのアドレスフレームが１０２−１，１
０３−ｎのように増大することになる。
【００１０】このように図５，図６の何れの伝送データ
ブロック１００を用いる方法も、各局２の処理負担を増
大させ、送信時間間隔にも制御を生じさせるという問題
が生じた。そこでこの発明は単方向ループ型伝送システ
ムにおいて、ループ上の送信局から他の全ての受信局に
連なる任意の複数の制御装置に対して、同一データを円
滑に一括転送する一斉同報の通信方法を提供することを
課題とする。
ブロック１００を用いる方法も、各局２の処理負担を増
大させ、送信時間間隔にも制御を生じさせるという問題
が生じた。そこでこの発明は単方向ループ型伝送システ
ムにおいて、ループ上の送信局から他の全ての受信局に
連なる任意の複数の制御装置に対して、同一データを円
滑に一括転送する一斉同報の通信方法を提供することを
課題とする。
【００１１】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の単方向ループ型伝送システムにおける
一斉同報の通信方法では、単方向ループ型伝送路（１）
上に、夫々バス（４）を介し順番が付されて連なる下位
の複数の制御装置（３−１，〜３−Ｎ）を持つ複数の局
（２−１，〜２−Ｍ）を備え、一斉同報の際、一斉同報
を指定する先頭のフレーム（ヘッドフレーム１０１）を
含む複数フレームからなる伝送データブロック（１０
０）を用い、任意の局が、他の全局を受信局として、各
当該局に属する、全受信局に共通の所望の番号の１又は
複数の制御装置における、全制御装置に共通の所望の相
対アドレスの、メモリ領域に格納すべき同一データ（デ
ータフレーム１１１〜１１ｎ内のデータ）を伝送路の下
流側へ送信し、各受信局は伝送路の上流側から受信した
データを自局へ取込むと共に伝送路の下流側へバイパス
送信するシステムにおいて、前記一斉同報の際、前記伝
送データブロックに、送信データの宛先となる１又は複
数の制御装置を同時に指定する複数ビット（コピー番号
２０１）と、送信データの格納先となるメモリ領域の相
対アドレス（メモリ指定アドレス２０２）とからなる１
つのフレーム（アドレスフレーム１０２Ａ）を設けるよ
うにする。
めに、請求項１の単方向ループ型伝送システムにおける
一斉同報の通信方法では、単方向ループ型伝送路（１）
上に、夫々バス（４）を介し順番が付されて連なる下位
の複数の制御装置（３−１，〜３−Ｎ）を持つ複数の局
（２−１，〜２−Ｍ）を備え、一斉同報の際、一斉同報
を指定する先頭のフレーム（ヘッドフレーム１０１）を
含む複数フレームからなる伝送データブロック（１０
０）を用い、任意の局が、他の全局を受信局として、各
当該局に属する、全受信局に共通の所望の番号の１又は
複数の制御装置における、全制御装置に共通の所望の相
対アドレスの、メモリ領域に格納すべき同一データ（デ
ータフレーム１１１〜１１ｎ内のデータ）を伝送路の下
流側へ送信し、各受信局は伝送路の上流側から受信した
データを自局へ取込むと共に伝送路の下流側へバイパス
送信するシステムにおいて、前記一斉同報の際、前記伝
送データブロックに、送信データの宛先となる１又は複
数の制御装置を同時に指定する複数ビット（コピー番号
２０１）と、送信データの格納先となるメモリ領域の相
対アドレス（メモリ指定アドレス２０２）とからなる１
つのフレーム（アドレスフレーム１０２Ａ）を設けるよ
うにする。
【００１２】また請求項２の単方向ループ型伝送システ
ムにおける一斉同報の通信方法では、請求項１の記載の
方法において、前記の各局に、伝送路の上流側から入力
した通信データを一時貯留するＦＩＦＯメモリ（２２）
と、ＦＩＦＯメモリ内の通信データが前記バイパス送信
を行うべき通信データであるか否かを判別する判定回路
（２３）と、ＦＩＦＯメモリに判定回路を介して接続さ
れたプロセッサ（２４）とを設け、前記一斉同報を指定
する先頭フレームがＦＩＦＯメモリに貯留されたとき、
この判定回路がバイパス送信を行うべきことを判別し
て、ＦＩＦＯメモリに貯留される当該の伝送データブロ
ックの各フレームを、順次プロセッサに取込ませるのと
並行し、伝送路の下流側へ送信するようにする。
ムにおける一斉同報の通信方法では、請求項１の記載の
方法において、前記の各局に、伝送路の上流側から入力
した通信データを一時貯留するＦＩＦＯメモリ（２２）
と、ＦＩＦＯメモリ内の通信データが前記バイパス送信
を行うべき通信データであるか否かを判別する判定回路
（２３）と、ＦＩＦＯメモリに判定回路を介して接続さ
れたプロセッサ（２４）とを設け、前記一斉同報を指定
する先頭フレームがＦＩＦＯメモリに貯留されたとき、
この判定回路がバイパス送信を行うべきことを判別し
て、ＦＩＦＯメモリに貯留される当該の伝送データブロ
ックの各フレームを、順次プロセッサに取込ませるのと
並行し、伝送路の下流側へ送信するようにする。
【００１３】また請求項３の単方向ループ型伝送システ
ムにおける一斉同報の通信方法では、請求項１又は２に
記載の通信方法において、送信データの宛先となった制
御装置が、当該局からバスを介して送られた送信データ
の格納先のメモリ領域の前記相対アドレスと、自装置に
予め設定された当該メモリの先頭部の絶対アドレス（オ
フセットアドレス）とをアドレス加算手段（アドレスア
ダー３１）を介し加算して求めた絶対アドレスのメモリ
領域に、同じく当該局からバスを介して送られた当該の
送信データを格納するようにする。
ムにおける一斉同報の通信方法では、請求項１又は２に
記載の通信方法において、送信データの宛先となった制
御装置が、当該局からバスを介して送られた送信データ
の格納先のメモリ領域の前記相対アドレスと、自装置に
予め設定された当該メモリの先頭部の絶対アドレス（オ
フセットアドレス）とをアドレス加算手段（アドレスア
ダー３１）を介し加算して求めた絶対アドレスのメモリ
領域に、同じく当該局からバスを介して送られた当該の
送信データを格納するようにする。
【００１４】
【発明の実施の形態】本発明においても伝送システムの
構成は図４と同様である。即ち同図に示すように単方向
ループ型伝送路１上に、送信局２に対し複数の受信局２
が存在する。そしてループ１上の各局２のうち、任意の
１局（図では２−１）がランダムに送信局になり、残り
の局（図では２−２，〜２−Ｍ）が全て受信局になる、
一斉同報の場合を考える事とする。さらに本発明におい
ても図４にしめすように、各受信局には複数の制御装置
３−１，〜３−Ｎが連なっており、ループ１には時計回
り方向に伝送データブロックが送信される。
構成は図４と同様である。即ち同図に示すように単方向
ループ型伝送路１上に、送信局２に対し複数の受信局２
が存在する。そしてループ１上の各局２のうち、任意の
１局（図では２−１）がランダムに送信局になり、残り
の局（図では２−２，〜２−Ｍ）が全て受信局になる、
一斉同報の場合を考える事とする。さらに本発明におい
ても図４にしめすように、各受信局には複数の制御装置
３−１，〜３−Ｎが連なっており、ループ１には時計回
り方向に伝送データブロックが送信される。
【００１５】図２は本発明における受信局（送信局も構
成は同じ）２のシステム構成例を示す。同図に示すよう
に図外の送信局から光ループ１を通って送られてきたデ
ータは、レシーバ２１を介して光信号から電気信号に変
換され、先入先出型のＦＩＦＯメモリ（ｆｉｒｓｔ−ｉ
ｎ ｆｉｒｓｔ−ｏｕｔ ｍｅｍｏｒｙ）２２に貯留さ
れる。すると、ＦＩＦＯメモリ２２からデータが貯留さ
れたことを示す信号が判定回路２３に送られる。この信
号により、判定回路２３はＦＩＦＯメモリ２２から自回
路２３内に先ずヘッドフレーム１０１（図１参照）から
読込むこととなる。なお、ヘッドフレームであるか否か
はこのフレーム内の１ビットを用いて判定する。次に判
定回路はヘッドフレーム１０１の一部のビットから、記
述されている伝送モードが一斉同報通信であると判定す
ると、プロセッサ２４に対し割込み信号ＩＮＴを送出す
る。
成は同じ）２のシステム構成例を示す。同図に示すよう
に図外の送信局から光ループ１を通って送られてきたデ
ータは、レシーバ２１を介して光信号から電気信号に変
換され、先入先出型のＦＩＦＯメモリ（ｆｉｒｓｔ−ｉ
ｎ ｆｉｒｓｔ−ｏｕｔ ｍｅｍｏｒｙ）２２に貯留さ
れる。すると、ＦＩＦＯメモリ２２からデータが貯留さ
れたことを示す信号が判定回路２３に送られる。この信
号により、判定回路２３はＦＩＦＯメモリ２２から自回
路２３内に先ずヘッドフレーム１０１（図１参照）から
読込むこととなる。なお、ヘッドフレームであるか否か
はこのフレーム内の１ビットを用いて判定する。次に判
定回路はヘッドフレーム１０１の一部のビットから、記
述されている伝送モードが一斉同報通信であると判定す
ると、プロセッサ２４に対し割込み信号ＩＮＴを送出す
る。
【００１６】なお、伝送モードには以下の３つのモード
がある。本発明においては、下記の（１）のモードにお
ける伝送を使用する。 （１）ループ型伝送路に連なる全ての局に同一データを
書込む伝送モード（＝一斉同報通信） （２）ループ型伝送路の特定の１局にデータを書込む伝
送モード （３）ループ型伝送路の特定の１局からデータを読込む
伝送モード プロセッサ２４は割込み信号ＩＮＴを受信すると、先ず
判定回路２３を介してＦＩＦＯメモリ２２からヘッドフ
レーム１０１を読込む。このヘッドフレームには受信し
た伝送データブロック１００が何フレームで構成されて
いるかの情報も記述されている。従って、ヘッドフレー
ム読込みの後、必要数のフレームだけ読込みを行う。こ
こで、従来ではプロセッサ２４は受信した伝送データブ
ロック１００の読込み終了後、次局に対して送信動作を
行う。しかし、受信動作後に送信動作を行うため、高速
に伝送を行う場合には、ウェイト時間が増加するため伝
送速度に大きく制限を与えていた。
がある。本発明においては、下記の（１）のモードにお
ける伝送を使用する。 （１）ループ型伝送路に連なる全ての局に同一データを
書込む伝送モード（＝一斉同報通信） （２）ループ型伝送路の特定の１局にデータを書込む伝
送モード （３）ループ型伝送路の特定の１局からデータを読込む
伝送モード プロセッサ２４は割込み信号ＩＮＴを受信すると、先ず
判定回路２３を介してＦＩＦＯメモリ２２からヘッドフ
レーム１０１を読込む。このヘッドフレームには受信し
た伝送データブロック１００が何フレームで構成されて
いるかの情報も記述されている。従って、ヘッドフレー
ム読込みの後、必要数のフレームだけ読込みを行う。こ
こで、従来ではプロセッサ２４は受信した伝送データブ
ロック１００の読込み終了後、次局に対して送信動作を
行う。しかし、受信動作後に送信動作を行うため、高速
に伝送を行う場合には、ウェイト時間が増加するため伝
送速度に大きく制限を与えていた。
【００１７】そこで本発明においては、判定回路２３が
ヘッドフレーム１０１から一斉同報通信であることを判
定し、プロセッサ２４がＦＩＦＯメモリ２２内のデータ
を自身内に読込むのと時間的に並行して、判定回路２３
がこのＦＩＦＯメモリ２２内のデータをトランスミッタ
２５を介し電気信号から光信号へ変換し、光ループ１を
経て次局に送信（つまりバイパス送信）するようにし
た。これにより一斉同報通信の高速化が可能となる。
ヘッドフレーム１０１から一斉同報通信であることを判
定し、プロセッサ２４がＦＩＦＯメモリ２２内のデータ
を自身内に読込むのと時間的に並行して、判定回路２３
がこのＦＩＦＯメモリ２２内のデータをトランスミッタ
２５を介し電気信号から光信号へ変換し、光ループ１を
経て次局に送信（つまりバイパス送信）するようにし
た。これにより一斉同報通信の高速化が可能となる。
【００１８】なお、このようにＦＩＦＯメモリ２２内の
通信データをプロセッサ２４に取込ませるのと並行して
ループ型伝送路１へ出力する単方向ループ型伝送回路に
ついては、本出願人の先願になる特開平８−８９４１号
公報に提案されている。なお、プロセッサ２４に取込ま
れた伝送データブロック１００内の正味データ（データ
フレーム１１１〜１１ｎ）は、バス４を介してこの伝送
データブロック１００内のアドレスフレーム１０２Ａ
（図１参照）で指定された制御装置３へコピー送信され
る。
通信データをプロセッサ２４に取込ませるのと並行して
ループ型伝送路１へ出力する単方向ループ型伝送回路に
ついては、本出願人の先願になる特開平８−８９４１号
公報に提案されている。なお、プロセッサ２４に取込ま
れた伝送データブロック１００内の正味データ（データ
フレーム１１１〜１１ｎ）は、バス４を介してこの伝送
データブロック１００内のアドレスフレーム１０２Ａ
（図１参照）で指定された制御装置３へコピー送信され
る。
【００１９】図１は本発明に基づく伝送データブロック
の説明図で、同図（Ａ）は新たな伝送データブロック１
００のフォーマットを示し、同図（Ｂ）は同図（Ａ）の
アドレスフレーム１０２Ａ内の構成を、同図（Ｃ）は同
図（Ｂ）のコピー番号２０１の（この例では３ビット
の）構成とコピー先制御装置との対応を夫々示す。図１
（Ａ）の伝送データブロック１００における図５の（従
来の）伝送データブロック１００との相異は従来の２つ
のアドレスフレーム１０２，１０３に代えて、図１
（Ｂ）のような新たな構成の１つのアドレスフレーム１
０２Ａを用いる点である。
の説明図で、同図（Ａ）は新たな伝送データブロック１
００のフォーマットを示し、同図（Ｂ）は同図（Ａ）の
アドレスフレーム１０２Ａ内の構成を、同図（Ｃ）は同
図（Ｂ）のコピー番号２０１の（この例では３ビット
の）構成とコピー先制御装置との対応を夫々示す。図１
（Ａ）の伝送データブロック１００における図５の（従
来の）伝送データブロック１００との相異は従来の２つ
のアドレスフレーム１０２，１０３に代えて、図１
（Ｂ）のような新たな構成の１つのアドレスフレーム１
０２Ａを用いる点である。
【００２０】図１（Ｂ）に示すようにアドレスフレーム
１０２Ａはコピー番号２０１と、メモリ指定アドレス２
０２からなる。ここでコピー番号２０１は図１（Ｃ）に
示すように、当該受信局２が受信した伝送データブロッ
ク１００内の正味データとしてのデータフレーム１１１
〜１１ｎを、当該受信局２にバス接続されたどの制御装
置３へコピー送信（転送）するかを指定する２進数デー
タであり、この例では３桁の２進数の各桁１つづつを夫
々上位桁から順に制御装置３−１，３−２，３−３に対
応させ、その桁値“０”を“コピー不要”，“１”を
“コピー要”としている。
１０２Ａはコピー番号２０１と、メモリ指定アドレス２
０２からなる。ここでコピー番号２０１は図１（Ｃ）に
示すように、当該受信局２が受信した伝送データブロッ
ク１００内の正味データとしてのデータフレーム１１１
〜１１ｎを、当該受信局２にバス接続されたどの制御装
置３へコピー送信（転送）するかを指定する２進数デー
タであり、この例では３桁の２進数の各桁１つづつを夫
々上位桁から順に制御装置３−１，３−２，３−３に対
応させ、その桁値“０”を“コピー不要”，“１”を
“コピー要”としている。
【００２１】また、メモリ指定アドレス２０２は当該の
データフレーム１１１〜１１ｎの格納先のメモリ領域の
アドレスを、当該制御装置３のメモリの絶対アドレスの
先頭番地（オフセットアドレス）から数えた格納先領域
の番地としての相対アドレスを示している。従って受信
局２のプロセッサ２４は当該伝送データブロック１００
のアドレスフレーム１０２Ａを読込むと、このアドレス
フレーム１０２Ａ内のコピー番号２０１で指定される制
御装置３（図１の例では３−１〜３−３の何れか）へ、
この伝送データブロック１００内の正味データ（データ
ブロック１１１〜１１ｎ）とメモリ指定アドレス２０２
を送る。
データフレーム１１１〜１１ｎの格納先のメモリ領域の
アドレスを、当該制御装置３のメモリの絶対アドレスの
先頭番地（オフセットアドレス）から数えた格納先領域
の番地としての相対アドレスを示している。従って受信
局２のプロセッサ２４は当該伝送データブロック１００
のアドレスフレーム１０２Ａを読込むと、このアドレス
フレーム１０２Ａ内のコピー番号２０１で指定される制
御装置３（図１の例では３−１〜３−３の何れか）へ、
この伝送データブロック１００内の正味データ（データ
ブロック１１１〜１１ｎ）とメモリ指定アドレス２０２
を送る。
【００２２】また、このように正味データ（データブロ
ック１１１〜１１ｎ）とメモリ指定アドレス２０２を受
信した制御装置３は、自身のメモリにおける受信データ
の格納先領域の絶対アドレスを、メモリ指定アドレス２
０２（相対アドレス）から後述のように求め、このメモ
リの格納先領域にデータフレーム１１１〜１１ｎから得
られるデータを書込む。
ック１１１〜１１ｎ）とメモリ指定アドレス２０２を受
信した制御装置３は、自身のメモリにおける受信データ
の格納先領域の絶対アドレスを、メモリ指定アドレス２
０２（相対アドレス）から後述のように求め、このメモ
リの格納先領域にデータフレーム１１１〜１１ｎから得
られるデータを書込む。
【００２３】図３は本発明における制御装置３のデータ
受信機能部分の構成を示す。即ち制御装置３へのデータ
書込が行われる場合、当該の制御装置３内では対応する
受信局２から入力されてきたアドレスフレーム１０２Ａ
のメモリ指定アドレス２０２と、制御装置３のプロセッ
サ３３により予め書込まれた当該制御装置のメモリ３２
の先頭番地の絶対アドレスとしてのオフセットアドレス
との加算がアドレスアダー３１により行われ、このよう
にして得られたメモリ３２中のデータ格納先領域の絶対
アドレスを基にメモリ３２にデータフレーム１１１〜１
１ｎから得られる真の正味データの転送を行う。
受信機能部分の構成を示す。即ち制御装置３へのデータ
書込が行われる場合、当該の制御装置３内では対応する
受信局２から入力されてきたアドレスフレーム１０２Ａ
のメモリ指定アドレス２０２と、制御装置３のプロセッ
サ３３により予め書込まれた当該制御装置のメモリ３２
の先頭番地の絶対アドレスとしてのオフセットアドレス
との加算がアドレスアダー３１により行われ、このよう
にして得られたメモリ３２中のデータ格納先領域の絶対
アドレスを基にメモリ３２にデータフレーム１１１〜１
１ｎから得られる真の正味データの転送を行う。
【００２４】なお、各制御装置３のメモリ３２のオフセ
ットアドレス（絶対アドレスで示したメモリ先頭アドレ
ス）は、制御装置３により通常異なるが、各制御装置３
のプロセッサ３３が決められたオフセットアドレス値を
アドレスアダー３１に入力する事により、メモリ指定ア
ドレス２０２が同一でも制御装置３に応じた異なる絶対
アドレス領域に書込む事が可能となる。従って、各制御
装置毎に異なるメモリの格納先領域のアドレス群を１つ
のメモリ指定アドレス２０２として表現することが可能
になる。
ットアドレス（絶対アドレスで示したメモリ先頭アドレ
ス）は、制御装置３により通常異なるが、各制御装置３
のプロセッサ３３が決められたオフセットアドレス値を
アドレスアダー３１に入力する事により、メモリ指定ア
ドレス２０２が同一でも制御装置３に応じた異なる絶対
アドレス領域に書込む事が可能となる。従って、各制御
装置毎に異なるメモリの格納先領域のアドレス群を１つ
のメモリ指定アドレス２０２として表現することが可能
になる。
【００２５】
【発明の効果】本発明によれば単方向ループ型伝送路上
の局の１つが送信局となり、他の局全てを受信局として
同一データを送信する際、データ送信先が受信局内のど
の制御装置かを指定する複数ビットからなるコピー番号
２０１と、データ格納先のメモリ領域を指定するため
に、制御装置毎に決められたオフセットアドレス（つま
りメモリの先頭番地の絶対アドレス）からの相対アドレ
スを指定するメモリ指定アドレス２０２とからなるアド
レスフレーム１０２Ａを持つ伝送データブロック１００
を用いてデータ伝送を行うと共に、受信局が上流側の伝
送路から送信されＦＩＦＯメモリ蓄積した通信データを
プロセッサに取込むのと時間的に並行して下流側の伝送
路にバイパス出力するようにしたので、各受信局に連な
る任意の制御装置に速やかに同一データを転送すること
が可能となる。
の局の１つが送信局となり、他の局全てを受信局として
同一データを送信する際、データ送信先が受信局内のど
の制御装置かを指定する複数ビットからなるコピー番号
２０１と、データ格納先のメモリ領域を指定するため
に、制御装置毎に決められたオフセットアドレス（つま
りメモリの先頭番地の絶対アドレス）からの相対アドレ
スを指定するメモリ指定アドレス２０２とからなるアド
レスフレーム１０２Ａを持つ伝送データブロック１００
を用いてデータ伝送を行うと共に、受信局が上流側の伝
送路から送信されＦＩＦＯメモリ蓄積した通信データを
プロセッサに取込むのと時間的に並行して下流側の伝送
路にバイパス出力するようにしたので、各受信局に連な
る任意の制御装置に速やかに同一データを転送すること
が可能となる。
【図１】本発明の一実施例としての伝送データブロック
の構成図
の構成図
【図２】同じく局の受信機能部の構成を示すブロック図
【図３】同じく制御装置の受信機能部の構成を示すブロ
ック図
ック図
【図４】本発明及び従来の単ループ型伝送システムの構
成例を示す図
成例を示す図
【図５】従来の伝送データブロックの構成例を示す図
【図６】従来の伝送データブロックの他の構成例を示す
図
図
１ ループ型伝送路（光ループ，ループ） ２（２−１，〜２−Ｍ） 局（送信局，受信局） ３（３−１，〜３−ｎ） 制御装置 ２１ レシーバ ２２ ＦＩＦＯメモリ ２３ 判定回路 ２４ プロセッサ ２５ トランスミッタ ３１ アドレスアダー ３２ メモリ ３３ プロセッサ １００ 伝送データブロック １０１ ヘッドフレーム １０２Ａ アドレスフレーム １１１ データフレーム＃１ １１ｎ データフレーム＃ｎ １０４ サムコードフレーム １０５ エンドフレーム ２０１ コピー番号 ２０２ メモリ指定アドレス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/42
Claims (3)
- 【請求項１】単方向ループ型伝送路上に、夫々バスを介
し順番が付されて連なる下位の複数の制御装置を持つ複
数の局を備え、 一斉同報の際、一斉同報を指定する先頭のフレームを含
む複数フレームからなる伝送データブロックを用い、任
意の局が、他の全局を受信局として、各当該局に属す
る、全受信局に共通の所望の番号の１又は複数の制御装
置における、全制御装置に共通の所望の相対アドレス
の、メモリ領域に格納すべき同一データを伝送路の下流
側へ送信し、各受信局は伝送路の上流側から受信したデ
ータを自局へ取込むと共に伝送路の下流側へバイパス送
信するシステムにおいて、 前記一斉同報の際、前記伝送データブロックに、送信デ
ータの宛先となる１又は複数の制御装置を同時に指定す
る複数ビットと、送信データの格納先となるメモリ領域
の相対アドレスとからなる１つのフレームを設けるよう
にしたことを特徴とする単方向ループ型伝送システムに
おける一斉同報の通信方法。 - 【請求項２】請求項１に記載の方法において、 前記の各局に、伝送路の上流側から入力した通信データ
を一時貯留するＦＩＦＯメモリと、 ＦＩＦＯメモリ内の通信データが前記バイパス送信を行
うべき通信データであるか否かを判別する判定回路と、 ＦＩＦＯメモリに判定回路を介して接続されたプロセッ
サとを設け、 前記一斉同報を指定する先頭フレームがＦＩＦＯメモリ
に貯留されたとき、この判定回路がバイパス送信を行う
べきことを判別して、ＦＩＦＯメモリに貯留される当該
の伝送データブロックの各フレームを、順次プロセッサ
に取込ませるのと並行し、伝送路の下流側へ送信するよ
うにしたことを特徴とする単方向ループ型伝送システム
における一斉同報の通信方法。 - 【請求項３】請求項１又は２に記載の通信方法におい
て、 送信データの宛先となった制御装置が、当該局からバス
を介して送られた送信データの格納先のメモリ領域の前
記相対アドレスと、自装置に予め設定された当該メモリ
の先頭部の絶対アドレスとをアドレス加算手段を介し加
算して求めた絶対アドレスのメモリ領域に、同じく当該
局からバスを介して送られた当該の送信データを格納す
るようにしたことを特徴とする単方向ループ型伝送シス
テムにおける一斉同報の通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03027796A JP3334478B2 (ja) | 1996-02-19 | 1996-02-19 | 単方向ループ型伝送システムにおける一斉同報の通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03027796A JP3334478B2 (ja) | 1996-02-19 | 1996-02-19 | 単方向ループ型伝送システムにおける一斉同報の通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09224046A JPH09224046A (ja) | 1997-08-26 |
| JP3334478B2 true JP3334478B2 (ja) | 2002-10-15 |
Family
ID=12299228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03027796A Expired - Fee Related JP3334478B2 (ja) | 1996-02-19 | 1996-02-19 | 単方向ループ型伝送システムにおける一斉同報の通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334478B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4969507B2 (ja) | 2008-04-25 | 2012-07-04 | 株式会社日立製作所 | パケット転送装置 |
-
1996
- 1996-02-19 JP JP03027796A patent/JP3334478B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09224046A (ja) | 1997-08-26 |
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|---|---|---|---|
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