JP2926859B2 - 並列処理システム - Google Patents
並列処理システムInfo
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- JP2926859B2 JP2926859B2 JP2089955A JP8995590A JP2926859B2 JP 2926859 B2 JP2926859 B2 JP 2926859B2 JP 2089955 A JP2089955 A JP 2089955A JP 8995590 A JP8995590 A JP 8995590A JP 2926859 B2 JP2926859 B2 JP 2926859B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、数値演算を主目的とする複数のプロセサを
用いる並列処理システムに係わり、特に複数のプロセサ
相互間で同一レコード（複数データ）を転送するブロー
ドキャスト転送機能を備えた並列処理システムに関す
る。
用いる並列処理システムに係わり、特に複数のプロセサ
相互間で同一レコード（複数データ）を転送するブロー
ドキャスト転送機能を備えた並列処理システムに関す
る。
従来の技術 従来のブロードキャスト転送機能を備えた並列処理シ
ステムとしては例えば特開昭64−62759号公報に示され
ている。第６図はこの従来の並列処理システムの構成図
であり、６はプロセサエレメント（以下PE）、50はデー
タバス、51はアドレスバス、52は制御線である。
ステムとしては例えば特開昭64−62759号公報に示され
ている。第６図はこの従来の並列処理システムの構成図
であり、６はプロセサエレメント（以下PE）、50はデー
タバス、51はアドレスバス、52は制御線である。
以上の様に構成された従来の並列処理システムにおい
て、PE6−１が送り手、PE6−２、６−３が受け手とする
と、PE6−１はデータ及び転送先アドレスをそれぞれデ
ータバス50、アドレスバス51に送出する。ここでアドレ
スはある１個のPEを特定するものでなく、複数個のPEの
ブロックアドレスであり、PE6−２、63は自分自身のア
ドレスとアドレスバス51上のアドレスの比較を来ない一
致時にデータバス50上のデータを取り込む。ここで、ア
ドレスは各PE内のレジスタにあらかじめ設定されてい
る。
て、PE6−１が送り手、PE6−２、６−３が受け手とする
と、PE6−１はデータ及び転送先アドレスをそれぞれデ
ータバス50、アドレスバス51に送出する。ここでアドレ
スはある１個のPEを特定するものでなく、複数個のPEの
ブロックアドレスであり、PE6−２、63は自分自身のア
ドレスとアドレスバス51上のアドレスの比較を来ない一
致時にデータバス50上のデータを取り込む。ここで、ア
ドレスは各PE内のレジスタにあらかじめ設定されてい
る。
制御情報52は転送中、転送正常終了、異常終了等を示
すが、本発明との関わりは薄いのでここでは説明を省略
する。
すが、本発明との関わりは薄いのでここでは説明を省略
する。
発明が解決しようとする課題 しかしながら、上記のような構成では次に示す課題を
有していた。
有していた。
第１に送り手になれるPEは同時には１個だけであり、
複数PEがデータを送りたい時には、シーケンシャルに行
なう必要があり性能が劣化する。
複数PEがデータを送りたい時には、シーケンシャルに行
なう必要があり性能が劣化する。
第２に複数のデータのかたまり（以下レコード）を転
送する場合、各PE毎にレコード内の各データ毎のアドレ
スを格納するレジスタ及び比較器が必要となり、ハード
ウェアコストが大きくなる。
送する場合、各PE毎にレコード内の各データ毎のアドレ
スを格納するレジスタ及び比較器が必要となり、ハード
ウェアコストが大きくなる。
また従来技術では触れられていないが、一般に数値演
算を主目的とする並列処理システムではブロードキャス
ト転送以外の転送、即ち任意PE間で複数のデータ（配列
データ）を転送する機会も多く、ここに使用するハード
ウェア、制御方式の共通、共用化の必要がある。
算を主目的とする並列処理システムではブロードキャス
ト転送以外の転送、即ち任意PE間で複数のデータ（配列
データ）を転送する機会も多く、ここに使用するハード
ウェア、制御方式の共通、共用化の必要がある。
本発明はかかる点に鑑み、複数のPEが送り手となって
レコードをブロードキャスト転送することが可能で、任
意PE間での複数データの転送とほぼ同じハードウェア、
制御方式が利用できる並列処理システムを提供すること
を目的とする。
レコードをブロードキャスト転送することが可能で、任
意PE間での複数データの転送とほぼ同じハードウェア、
制御方式が利用できる並列処理システムを提供すること
を目的とする。
課題を解決するための手段 本発明はプロセサ、データ転送装置、メモリを含む複
数のプロセサエレメントと、前記プロセサエレメント相
互間にデータ転送が可能なごとく結合する結合手段を具
備し、前記データ転送装置は前記メモリより読み出され
たデータを複数個格納するバッファと、前記バッファ内
データの送出回数及び送出順序を制御する制御手段を有
する並列処理システムである。
数のプロセサエレメントと、前記プロセサエレメント相
互間にデータ転送が可能なごとく結合する結合手段を具
備し、前記データ転送装置は前記メモリより読み出され
たデータを複数個格納するバッファと、前記バッファ内
データの送出回数及び送出順序を制御する制御手段を有
する並列処理システムである。
また前記バッファ部として、複数個のデータを格納す
る格納部と、前記格納部内の書き込み位置を示すライト
ポインタと、前記格納部内の読み出し位置を示すリード
ポインタと、前記格納部の出力を格納するラッチと、前
記ラッチ出力と外部入力を選択するセレクタを具備し、
前記セレクタ出力を前記格納部の入力とし、通常の先入
れ先出し制御に加えて、前記セレクタを外部入力を選択
する方向に定めて複数のデータを前記格納部に順次格納
した後、前記セレクタを前記ラッチ出力を選択する方向
に定めて、前記リードポインタの示すデータを出力する
と共に前記ラッチ及び前記セレクタ経由で前記データを
前記ライトポインタの示す位置に書き込む動作を行う装
置を用いてなる前記並列処理システムである。
る格納部と、前記格納部内の書き込み位置を示すライト
ポインタと、前記格納部内の読み出し位置を示すリード
ポインタと、前記格納部の出力を格納するラッチと、前
記ラッチ出力と外部入力を選択するセレクタを具備し、
前記セレクタ出力を前記格納部の入力とし、通常の先入
れ先出し制御に加えて、前記セレクタを外部入力を選択
する方向に定めて複数のデータを前記格納部に順次格納
した後、前記セレクタを前記ラッチ出力を選択する方向
に定めて、前記リードポインタの示すデータを出力する
と共に前記ラッチ及び前記セレクタ経由で前記データを
前記ライトポインタの示す位置に書き込む動作を行う装
置を用いてなる前記並列処理システムである。
作用 本発明による並列処理システムは、前記した構成によ
り、PE内のメモリより読み出された複数のデータをデー
タ転送装置内のバッファに一旦格納し、このデータの送
出回数及び送出順序の制御によりブロードキャスト転送
を実現する。
り、PE内のメモリより読み出された複数のデータをデー
タ転送装置内のバッファに一旦格納し、このデータの送
出回数及び送出順序の制御によりブロードキャスト転送
を実現する。
より具体的には、前記した基本的には先入れ先出し制
御を行うバッファにおいて、セレクタを外部入力を選択
する方向に定めてメモリより読み出したレコードを格納
部に格納した後、セレクタをラッチ出力を選択する方向
に定めて、リードポインタの示すデータを結合手段経由
で他PEに出力すると共にラッチ及びセレクタ経由で、送
出したのと同じデータをライトポインタの示す位置に書
き込む制御を行うことで、同一レコードの複数回送出を
実現する。
御を行うバッファにおいて、セレクタを外部入力を選択
する方向に定めてメモリより読み出したレコードを格納
部に格納した後、セレクタをラッチ出力を選択する方向
に定めて、リードポインタの示すデータを結合手段経由
で他PEに出力すると共にラッチ及びセレクタ経由で、送
出したのと同じデータをライトポインタの示す位置に書
き込む制御を行うことで、同一レコードの複数回送出を
実現する。
実施例 第１図は、本発明の第１の実施例における並列処理シ
ステムの構成図を示すものである。第１図において、並
列処理システムはプロセサ１、データ転送装置３、メモ
リ２を含む複数のプロセサエレメント６−１〜６−３
と、前記プロセサエレメント相互間にデータ転送が可能
なごとく結合する結合手段７から構成される。また、デ
ータ転送装置３は、バッファ５と制御手段４からなる。
以上の様に構成された並列処理システムにおいては、基
本的にはプロセサ１とメモリ２の間で演算処理が行われ
る。データ転送装置３はプロセサ１のコプロセサの位置
づけであり、メモリ２と結合手段７との間の転送制御を
行なう。ここで、データ転送装置３はメモリ２より読み
出したデータをバッファ５に格納する。制御手段４はバ
ッファ５内のデータを結合手段７に送出するに際して送
出回数、順序を制御する。同一データを複数回転送する
際でも、メモリアクセスは１回だけであり、バスを占拠
しないのでプロセサの実行性能は向上する。
ステムの構成図を示すものである。第１図において、並
列処理システムはプロセサ１、データ転送装置３、メモ
リ２を含む複数のプロセサエレメント６−１〜６−３
と、前記プロセサエレメント相互間にデータ転送が可能
なごとく結合する結合手段７から構成される。また、デ
ータ転送装置３は、バッファ５と制御手段４からなる。
以上の様に構成された並列処理システムにおいては、基
本的にはプロセサ１とメモリ２の間で演算処理が行われ
る。データ転送装置３はプロセサ１のコプロセサの位置
づけであり、メモリ２と結合手段７との間の転送制御を
行なう。ここで、データ転送装置３はメモリ２より読み
出したデータをバッファ５に格納する。制御手段４はバ
ッファ５内のデータを結合手段７に送出するに際して送
出回数、順序を制御する。同一データを複数回転送する
際でも、メモリアクセスは１回だけであり、バスを占拠
しないのでプロセサの実行性能は向上する。
第２図は、本発明の第２の実施例における並列処理シ
ステムの構成図、第３図は同実施例中のバッファの構成
図、第４図は同バッファの動作説明図、第５図は、同バ
ッファを用いた場合の動作タイミング図である。これら
において、８はクロスバスイッチ、10は入力、11は出
力、12はラッチ、13は格納部、14はライトポインタ、15
はリードポインタ、16はセレクタである。
ステムの構成図、第３図は同実施例中のバッファの構成
図、第４図は同バッファの動作説明図、第５図は、同バ
ッファを用いた場合の動作タイミング図である。これら
において、８はクロスバスイッチ、10は入力、11は出
力、12はラッチ、13は格納部、14はライトポインタ、15
はリードポインタ、16はセレクタである。
ここで第２図は第１図の結合手段７をクロスバスイッ
チ網で構成した例である。PE数は４であり、クロスバス
イッチ網は4x4であり、FIFOをスイッチとして用いてい
る。なお、PE内の構成は第１図に準ずるが、結合手段７
とのインターフェースは２ポートである。
チ網で構成した例である。PE数は４であり、クロスバス
イッチ網は4x4であり、FIFOをスイッチとして用いてい
る。なお、PE内の構成は第１図に準ずるが、結合手段７
とのインターフェースは２ポートである。
まずバッファ周辺の動作を説明する。第３図におい
て、ライトポインタ14は格納部12内の書き込み位置、リ
ードポインタ15は読み出し位置を示す。ここで、通常は
セレクタ16を入力10を選択するように設定し、先入れ先
出しアルゴリズムに沿って、ライトポインタ14及びリー
ドポインタ15を操作し、格納部13の書き込み、読み出し
を行なう。
て、ライトポインタ14は格納部12内の書き込み位置、リ
ードポインタ15は読み出し位置を示す。ここで、通常は
セレクタ16を入力10を選択するように設定し、先入れ先
出しアルゴリズムに沿って、ライトポインタ14及びリー
ドポインタ15を操作し、格納部13の書き込み、読み出し
を行なう。
ブロードキャスト転送時には次の様な制御を行うな
う。３つのデータＡ、Ｂ、Ｃを１つのレコードとする。
第４図及び第５図を用いて説明する。
う。３つのデータＡ、Ｂ、Ｃを１つのレコードとする。
第４図及び第５図を用いて説明する。
まずセレクタ16を外部入力を選択する方向に定めて３
つのデータＡ、Ｂ、Ｃを格納部に順次格納する（第４図
（ａ）、第５図C1）。ここで、データ出力は行わない。
つのデータＡ、Ｂ、Ｃを格納部に順次格納する（第４図
（ａ）、第５図C1）。ここで、データ出力は行わない。
１レコード分（ここでは３）のデータが格納された
後、セレクタ10をラッチ12の出力を選択する方向に定め
て、リードポインタ15の示すデータを出力すると共にラ
ッチ12及びセレクタ10経由で出力されたのと同じデータ
をライトポインタ14の示す位置に書き込む動作を所定回
数繰り返す（第４図（ｂ）、（ｃ）、（ｄ）、第５図C
2）。これにより同一レコードが正しい順序（本例では
Ａ・Ｂ・Ｃ・Ａ・Ｂ・Ｃ・・・）で送出される。ここ
で、ラッチ12は出力データは次段のラッチに取り込まれ
た後に当該データをバッファに書き込むために一時格納
するためのものである。
後、セレクタ10をラッチ12の出力を選択する方向に定め
て、リードポインタ15の示すデータを出力すると共にラ
ッチ12及びセレクタ10経由で出力されたのと同じデータ
をライトポインタ14の示す位置に書き込む動作を所定回
数繰り返す（第４図（ｂ）、（ｃ）、（ｄ）、第５図C
2）。これにより同一レコードが正しい順序（本例では
Ａ・Ｂ・Ｃ・Ａ・Ｂ・Ｃ・・・）で送出される。ここ
で、ラッチ12は出力データは次段のラッチに取り込まれ
た後に当該データをバッファに書き込むために一時格納
するためのものである。
再び、第２図の説明を行なう。PE6−１が３つのデー
タＡ、Ｂ、Ｃを、PE6−２が３つのデータＸ、Ｙ、Ｚを
同時に全てのPEに送出する場合を考える。
タＡ、Ｂ、Ｃを、PE6−２が３つのデータＸ、Ｙ、Ｚを
同時に全てのPEに送出する場合を考える。
PE6−１はデータＡ、Ｂ、Ｃをクロスバスイッチ８−
１−１、８−１−２、８−１−３、８−１−４に送出す
る。PE6−１の送出回数は、１つのクロスバスイッチに
対して３回であり、クロスバスイッチが４個あるので、
計12回である。同様にPE6−２は３つのデータＸ、Ｙ、
Ｚをクロスバスイッチ８−２−１、８−２−２、８−２
−３、８−２−４に対して送出する。受け側は例えばPE
6−３はクロスバスイッチ８−１−３よりＡ、Ｂ、Ｃ
を、８−２−３よりＸ、Ｙ、Ｚを受け取る。他の3PEに
ついても同様であり、結局データＡ、Ｂ、Ｃ、Ｘ、Ｙ、
Ｚが全てのPEに転送されたことになる。即ち、本発明に
よれば複数のPEが送り手となってレコードをブロードキ
ャスト転送することが可能となり、総合的な性能は向上
する。
１−１、８−１−２、８−１−３、８−１−４に送出す
る。PE6−１の送出回数は、１つのクロスバスイッチに
対して３回であり、クロスバスイッチが４個あるので、
計12回である。同様にPE6−２は３つのデータＸ、Ｙ、
Ｚをクロスバスイッチ８−２−１、８−２−２、８−２
−３、８−２−４に対して送出する。受け側は例えばPE
6−３はクロスバスイッチ８−１−３よりＡ、Ｂ、Ｃ
を、８−２−３よりＸ、Ｙ、Ｚを受け取る。他の3PEに
ついても同様であり、結局データＡ、Ｂ、Ｃ、Ｘ、Ｙ、
Ｚが全てのPEに転送されたことになる。即ち、本発明に
よれば複数のPEが送り手となってレコードをブロードキ
ャスト転送することが可能となり、総合的な性能は向上
する。
また、ブロードキャスト以外、即ち任意PE間での配列
転送を行なう場合、例えば、PE6−１が他のPEにそれぞ
れ異なるデータを送る際には、PE6−１はクロスバスイ
ッチ８−１−１、８−１−２、８−１−３、８−１−４
に順次データを書き込み、他のPEはこれらを読み出すこ
とになる。このためには、PE6−１をメモリより読み出
したデータを順次送出する機能が必要であり、少なくも
本実施例で示したバッファ５の格納部13、ライトポイン
タ14、リードポインタ15の構成は必要である。つまり本
実施例は、ブロードキャスト転送以外に必要な機構に、
バッファ部５の帰還ラッチ12およびセレクタ16を加えた
構造であり、またこれにより初期のデータ格納を除け
ば、バッファ部は通常のFIFOの全く同じ制御で動作す
る。また実際にLSIに実装される際、この様なバッファ
はビットスライスでレイアウトされることが多くフィー
ドスルー領域等を利用すれば、面積増大も防止できる。
即ちここに関わるハードウェア及び制御のコストは極め
て低いものである。
転送を行なう場合、例えば、PE6−１が他のPEにそれぞ
れ異なるデータを送る際には、PE6−１はクロスバスイ
ッチ８−１−１、８−１−２、８−１−３、８−１−４
に順次データを書き込み、他のPEはこれらを読み出すこ
とになる。このためには、PE6−１をメモリより読み出
したデータを順次送出する機能が必要であり、少なくも
本実施例で示したバッファ５の格納部13、ライトポイン
タ14、リードポインタ15の構成は必要である。つまり本
実施例は、ブロードキャスト転送以外に必要な機構に、
バッファ部５の帰還ラッチ12およびセレクタ16を加えた
構造であり、またこれにより初期のデータ格納を除け
ば、バッファ部は通常のFIFOの全く同じ制御で動作す
る。また実際にLSIに実装される際、この様なバッファ
はビットスライスでレイアウトされることが多くフィー
ドスルー領域等を利用すれば、面積増大も防止できる。
即ちここに関わるハードウェア及び制御のコストは極め
て低いものである。
発明の効果 以上述べてきたように、本発明における並列処理シス
テムは複数のPEが送り手となってレコードをブロードキ
ャスト転送することを可能とし、並列処理システム全体
の性能向上に大きく寄与する。またブロードキャスト転
送以外に必要な機構にバッファ部の帰還ラッチ、セレク
タを加えた構造であり、極めて制御、ハードウェアコス
トが低い。ますます重要性が高くなる数値演算分野にお
いて、ブロードキャスト転送は並列処理システムにおけ
る各種の解法において頻繁に出現する。ブロードキャス
ト転送を高速かつ低コストで実現する本発明は非常に有
用なものである。
テムは複数のPEが送り手となってレコードをブロードキ
ャスト転送することを可能とし、並列処理システム全体
の性能向上に大きく寄与する。またブロードキャスト転
送以外に必要な機構にバッファ部の帰還ラッチ、セレク
タを加えた構造であり、極めて制御、ハードウェアコス
トが低い。ますます重要性が高くなる数値演算分野にお
いて、ブロードキャスト転送は並列処理システムにおけ
る各種の解法において頻繁に出現する。ブロードキャス
ト転送を高速かつ低コストで実現する本発明は非常に有
用なものである。
第１図は本発明の第１の実施例における並列処理システ
ムの構成図、第２図は本発明の第２の実施例における並
列処理システムの構成図、第３図は同実施例中のバッフ
ァの構成図、第４図は同バッファの動作説明図、第５図
は同バッファを用いた場合の動作タイミング図、第６図
は従来の並列処理システムの構成図である。 １……プロセサ、２……メモリ、３……データ転送装
置、４……制御手段、５……バッファ、６……プロセサ
エレメント、７……結合手段、８……クロスバスイッ
チ、10……入力、11……出力、12……ラッチ、13……格
納部、14……ライトポインタ、15……リードポインタ、
16……セレクタ。
ムの構成図、第２図は本発明の第２の実施例における並
列処理システムの構成図、第３図は同実施例中のバッフ
ァの構成図、第４図は同バッファの動作説明図、第５図
は同バッファを用いた場合の動作タイミング図、第６図
は従来の並列処理システムの構成図である。 １……プロセサ、２……メモリ、３……データ転送装
置、４……制御手段、５……バッファ、６……プロセサ
エレメント、７……結合手段、８……クロスバスイッ
チ、10……入力、11……出力、12……ラッチ、13……格
納部、14……ライトポインタ、15……リードポインタ、
16……セレクタ。
フロントページの続き (56)参考文献 特開 平２−149150（ＪＰ，Ａ) 特開 昭64−98049（ＪＰ，Ａ) 特開 昭64−62759（ＪＰ，Ａ) 特開 昭63−289666（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/177
Claims (2)
- 【請求項１】プロセサ、データ転送装置、メモリを含む
複数のプロセサエレメント、前記プロセサエレメント相
互間にデータ転送が可能なごとく結合する結合手段を具
備し、前記データ転送装置は前記メモリより読み出され
たデータを複数個格納するバッファと、前記バッファ内
データの送出回数及び送出順序を制御する制御手段を有
する並列処理システム。 - 【請求項２】複数個のデータを格納する格納部と、前記
格納部内の書き込み位置を示すライトポインタと、前記
格納部内の読み出し位置を示すリードポインタと、前記
格納部の出力を格納するラッチと、前記ラッチ出力と外
部入力を選択するセレクタを具備し、前記セレクタ出力
を前記格納部の入力とし、通常の先入れ先出し制御に加
えて、前記セレクタを外部入力を選択する方向に定めて
複数のデータを前記格納部に順次格納した後、前記セレ
クタを前記ラッチ出力を選択する方向に定めて、前記リ
ードポインタの示すデータを出力すると共に前記ラッチ
及び前記セレクタ経由で前記データを前記ライトポイン
タの示す位置に書き込む動作を行うバッファを用いてな
る特許請求の範囲第１項記載の並列処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089955A JP2926859B2 (ja) | 1990-04-04 | 1990-04-04 | 並列処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089955A JP2926859B2 (ja) | 1990-04-04 | 1990-04-04 | 並列処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03288284A JPH03288284A (ja) | 1991-12-18 |
| JP2926859B2 true JP2926859B2 (ja) | 1999-07-28 |
Family
ID=13985117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089955A Expired - Fee Related JP2926859B2 (ja) | 1990-04-04 | 1990-04-04 | 並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926859B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235141A (ja) * | 1995-02-28 | 1996-09-13 | Kofu Nippon Denki Kk | 情報処理システム |
-
1990
- 1990-04-04 JP JP2089955A patent/JP2926859B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03288284A (ja) | 1991-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |