JP2842108B2

JP2842108B2 - データ転送装置と並列処理システム

Info

Publication number: JP2842108B2
Application number: JP4330168A
Authority: JP
Inventors: 一郎岡林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-12-24
Filing date: 1992-12-10
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: JPH05342173A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は計算機分野において、そ
の高速性に大きな期待が持たれる並列処理システムに関
し、特にデータ転送の高機能化、高速化に関するもので
ある。

【０００２】

【従来の技術】近年、数値シミュレーションの大規模化
により、計算機の高速化へ要求は非常に大きいものにな
っている。並列処理システムは、将来の超高速計算機と
して大きな期待が寄せられており、各種のものが提案さ
れている。並列計算機においては、データ転送が頻繁に
発生するため、この性能・機能は全体性能へ大きく寄与
する。つまり並列計算機の性能を考える上で、プロセサ
間のデータ転送能力・機能は、プロセサ単体性能・ソフ
トウェアと並んで最も重要な問題の一つである。このた
め、プロセサ間のデータ転送に関してもいろいろと提案
されている。

【０００３】以下図面を参照しながら、従来の並列処理
システムの一例について説明する。図１０は従来の並列
処理システムの構成図、図１１はパケットの形式を示す
図である。これは、特開昭６３−１２４１６２公報に開
示されている。

【０００４】図１０において、５０ａ,５０ｂは行クロ
スバスイッチ、５１ａ,５１ｂは列クロスバスイッチ、
５３ａ〜５３ｄは要素プロセサである。要素プロセサ５
３は、行及び列クロスバスイッチ５０,５１それぞれに
ポートを有している。また、図１１に示す様にパケット
は２つのスイッチアドレスＥＷ,ＳＮ、ルート再設定ビ
ットＲからなるヘッダ部及びデータ部で構成される。

【０００５】以上のように構成された従来の並列処理シ
ステムにおいて、以下要素プロセサ５３ａより要素プロ
セサ５３ｄにパケットを送る場合の動作について説明す
る。

【０００６】パケットは要素プロセサ５３ａ、行クロス
バスイッチ５０ａ、要素プロセサ５３ｃ、列クロスバス
イッチ５１ｂ、要素プロセサ５３ｄの順で流れる。ここ
で、スイッチアドレスＥＷ、ＳＮはそれぞれ、列及び行
の位置を示す。この例では、共に１に設定される。ま
た、ルート再設定ビットＲは前記したルートで障害が発
生した場合に１に設定され、パケットは再転送される。
前記した例では、要素プロセサ５３ｃで障害が発生した
場合、今度は要素プロセサ５３ａ、列クロスバスイッチ
５１ａ、要素プロセサ５３ｂ、行クロスバスイッチ５０
ｂ、要素プロセサ５３ｄの順で流れる。これにより要素
プロセサ５３ｃで障害が発生しても、前記要素プロセサ
間でパケット転送が可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、次の様な課題がある。

【０００８】まず、特開昭６３−１２４１６２号公報に
は、ある要素プロセサが他の要素プロセサへデータを送
出する形態（以下ストアと呼ぶ）についてのみ記載され
ており、ある要素プロセサが他の要素プロセサを読む
（以下ロードと呼ぶ）形態については開示されていな
い。ソフトウェアの立場から見るとロードの形態が直接
扱える方が自由度が大きく好ましい。ロード／ストアの
両形態がサポートされれば、各プロセサエレメントに分
散したメモリをどこからでも自由にアクセスできるので
ソフトウェアがより柔軟性になり、汎用性の高いシステ
ムが実現することになる。

【０００９】また、パケット長に関する情報がヘッダ部
にないので、あらかじめシステム全体で統一的に設定す
る必要があった。従って、異なる長さのパケットが混在
した場合の扱いができないという問題点を有していた。

【００１０】また、１つの要素プロセサから全ての要素
プロセサへパケットをブロードキャストする場合、各要
素プロセサに対して逐一行なう必要がある。

【００１１】さらに、多くのパケットが流れた場合のデ
ッドロック対策も必要である。これについては開示され
てない。

【００１２】本発明の第１の目的は上記問題点に鑑み、
デッドロックを発生させることなくロードをサポートす
るデータ転送装置を提供することにある。また本発明の
第２の目的は、異なる長さのパケットが多数混在した場
合にデッドロックを発生させることなくパケット転送を
実現するデータ転送装置と並列処理システムを提供する
ことにある。

【００１３】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のデータ転送装置は、外部メモリに接続され
たメモリポートと、ネットワークに接続されたネットワ
ークポートと、前記メモリポートと前記ネットワークポ
ートに両端が接続され、両ポート間を流れるデータを保
持するバッファと、前記バッファのメモリポート側に接
続された解読判定手段と、前記解読判定手段に接続され
たアドレスポインタとを有し、前記ネットワークポート
から前記メモリポートにデータが流れる場合、前記解読
判定手段はメモリポート側のバッファ出力をメモリリー
ド要求と解読した時、即座に応答ができる場合は、前記
要求に対応するメモリリードシーケンスに入り、また即
座に応答できない場合は、前記アドレスポインタの示す
メモリアドレスに前記メモリリード要求をライトし、応
答が可能になった時点で前記アドレスポインタの示すア
ドレスより前記メモリリード要求をリードして解読後対
応するメモリリードシーケンスに入るものである。

【００１４】さらに本発明のデータ転送装置は、外部メ
モリに接続されたメモリポートと、ネットワークに接続
された第１及び第２のネットワークポートと、出力が前
記第２のネットワークポートに接続されたデータセレク
タと、前記第１のネットワークポートに入力が、また前
記メモリポートに出力が接続された第１のバッファと、
前記データセレクタの第１の入力に出力が、また前記第
１のネットワークポートに入力が接続された第２のバッ
ファと、前記データセレクタの第２の入力に出力が、ま
た前記メモリポートに入力が接続された第３のバッファ
と、前記第１のネットワークポートから入力されるデー
タからパケット長を決定する第１のパケット解読手段
と、前記第１のパケット解読手段によりパケット長を設
定される第１、第２のアドレス生成手段と、前記第１、
第２のアドレス生成手段の出力を入力とし、出力を前記
第１のネットワークポートに接続する第１のアドレスセ
レクタと、前記第１のネットワークポート側の動作を制
御する第１の制御手段と、前記第３のバッファから出力
されるデータからパケット長を決定する第２のパケット
解読手段と、前記第２のパケット解読手段によりパケッ
ト長を設定される第３のアドレス生成手段と、前記第２
のバッファから出力されるデータからパケット長を決定
する第３のパケット解読手段と、前記第３のパケット解
読手段によりパケット長を設定される第４のアドレス生
成手段と、前記第３、第４のアドレス生成手段の出力を
入力とし、出力を前記第２のネットワークポートに接続
する第２のアドレスセレクタと、前記第２のネットワー
クポート側の動作を制御する第２の制御手段を有するも
のである。

【００１５】また、本発明の並列処理システムは、前記
データ転送装置をネットワーク側のインターフェースと
して有する２次元アレイ状に配置されたＮｘＮ個のプロ
セサエレメントと、３次元的に配置され、内部に２つの
バッファ機能を有するＮｘＮｘＮ個のスイッチを有する
ネットワークを具備し、前記ネットワーク内では、ｉ、
ｊ、ｋ、ｌを０以上Ｎ−１以下の整数として、ｉ行ｊ列
の前記プロセサエレメントをＰＥｉｊ、またｉ行ｊ列ｋ
番目の前記スイッチをＳＷｉｊｋと表現した場合、ＰＥ
ｉｊの一方のネットワークポートをＮ個のスイッチＳＷ
ｉｊｋ(k=0,1,・・・,N-1)の一端に共通に、ＰＥｉｊの他
方のネットワークポートをＮ個のスイッチＳＷｊｌｉ(l
=0,1・・・,N-1)の一端に共通に、ＳＷｉｊｋの他端をＰＥ
ｋｉに、ＳＷｊｌｉの他端をＰＥｊｌにそれぞれ接続
し、ＰＥｉｊからＰＥｌｋにヘッダ部と複数のデータ部
からなるパケットを転送する場合、１回目の転送として
ＰＥｉｊからＳＷｉｊｋの第１のバッファ経由でＰＥｋ
ｉへ、またその後２回目の転送としてＰＥｋｉからＳＷ
ｋｉｌの第２のバッファ経由でＰＥｌｋへとデータを転
送する並列処理システムであって、ＰＥｋｉのデータ転
送装置は、第１のアドレス生成手段が、Ｎ個のＳＷｉｊ
ｋ(j=0,1,・・・,N-1)中の第１のバッファの使用中の物の
アドレスを生成し、第２のアドレス生成手段が、Ｎ個の
ＳＷｉｊｋ(j=0,1,・・・,N-1)中の第２のバッファの使用
中の物のアドレスを生成し、第３のアドレス生成手段
が、Ｎ個のＳＷｋｉｌ(l=0,1,・・・,N-1)中の第１のバッ
ファの使用中の物のアドレスを生成し、第４のアドレス
生成手段が、Ｎ個のＳＷｋｉｌ(l=0,1,・・・,N-1)中の第
２のバッファの使用中の物のアドレスを生成し、１回目
の転送時において、送信時は前記第３のアドレス生成手
段、受信時は前記第１のアドレス生成手段を用い、２回
目の転送時において、送信時は前記第４のアドレス生成
手段、受信時は前記第２のアドレス生成手段を用い、１
回目と２回目の転送が混在する場合、受信時は前記第１
と前記第２、送信時は前記第３と前記第４のアドレス生
成手段をそれぞれ切り替えつつ転送し、それぞれのアド
レス生成手段は、それぞれが転送中のパケットの切れ目
でのみアドレスを変更するものである。

【００１６】さらに、本発明の並列処理システムは上記
に加え、転送モードを示すフィールドと、ネットワーク
内のスイッチアドレスを示すフィールドと、すべてのス
イッチへの転送を意味するブロードキャストを示すフィ
ールドと、パケット長を示すフィールドを具備するヘッ
ダ部を有するパケットを用いたものである。

【００１７】

【作用】本発明のデータ転送装置は上記した構成によっ
て、メモリリード要求に即応答できない場合、要求を外
部メモリにバッファし、応答が可能になった時点で要求
をリードして解読し、応答シーケンスに入る。これによ
り、要求応答不可によるデッドロックが回避される。

【００１８】また、本発明の並列処理システムでは、上
記した構成によって１回目と２回目のパケットが混在し
た場合、次の様な動作を行なう。ここで、ｉ、ｊ、ｋ、
ｌを０以上Ｎ−１以下の整数とし、２次元に配置された
ＮｘＮ個のプロセサエレメントをＰＥｉｊ、３次元に配
置されたＮｘＮｘＮ個のスイッチをＳＷｉｊｋと表記す
る。

【００１９】基本的には、ＰＥｋｉのデータ転送装置
は、第１のアドレス生成手段がＮ個のＳＷｉｊｋ(j=0,
1,・・・,N-1)中の第１のバッファの使用中の物のアドレス
を生成し、第２のアドレス生成手段がＮ個のＳＷｉｊｋ
(j=0,1,・・・,N-1)中の第２のバッファの使用中の物のア
ドレスを生成し、第３のアドレス生成手段がＮ個のＳＷ
ｋｉｌ(l=0,1,・・・,N-1)中の第１のバッファの使用中の
物のアドレスを生成し、第４のアドレス生成手段がＮ個
のＳＷｋｉｌ(l=0,1,・・・,N-1)中の第２のバッファの使
用中の物のアドレスを生成する。

【００２０】そして、１回目の転送時、受信時は前記第
１のアドレス生成手段、送信時は前記第３のアドレス生
成手段を用い、２回目の転送時、受信時は前記第２のア
ドレス生成手段、送信時は前記第４のアドレス生成手段
を用いる。

【００２１】ここで、１回目と２回目の転送が混在する
場合、受信時は前記第１と前記第２のアドレス生成手
段、送信時は前記第３と前記第４のアドレス生成手段を
それぞれ切り替えつつ転送する。また、それぞれのアド
レス生成手段は、それぞれが転送中のパケットの切れ目
でのみアドレスを変更する。

【００２２】またヘッダ部にパケット長及びブロードキ
ャストを示すフィールドがあり、これを解読することで
異なる長さの複数のパケットが同時にダイナミックに扱
え、またブロードキャスト転送も高速に実現される。以
上により、異なる長さのパケットが混在した場合でも、
転送が可能となる。

【００２３】

【実施例】以下本発明の一実施例のデータ転送装置及び
並列処理システムについて、図面を参照しながら説明す
る。

【００２４】（実施例１）本実施例において、ロード即
ちあるプロセサエレメントが他のプロセサエレメントを
リードする場合の動作について説明する。

【００２５】図１は本発明の第１の実施例におけるデー
タ転送装置の構成及び周辺接続を示したプロセサエレメ
ントの構成図、図２（ａ）は同実施例におけるメモリリ
ード要求時のデータ形式、図２（ｂ）は同実施例におけ
るメモリリード返答時のデータ形式、図３は同実施例を
用いた並列処理システムの構成図である。

【００２６】これらの図において、１,１ａ,１ｂはデー
タ転送装置、２,２ａ,２ｂはメモリ、３は外部メモリ２
に接続されたメモリポート、４はネットワーク３９に接
続されたネットワークポート、５ａ,５ｂ,５ｃ,５ｄは
メモリポート３とネットワークポート４に両端が接続さ
れ、両ポート間を流れるデータを保持するバッファ、６
はバッファ５のメモリポート側に接続された解読判定手
段、７ａ,７ｂはレジスタ１５により動作範囲が決まる
アドレスポインタ、８はアドレスバス、９はデータバ
ス、１６ａ,１６ｂはセレクタ、１７はアドレスポイン
タ７ａ,７ｂの差をもとに要求数をカウントする要求保
持手段、１８はアドレスポインタ制御手段、１９はバッ
ファ制御手段、２１はデータ部、２２はモード、２６は
メモリアドレス、３０,３０ａ,３０ｂはプロセサエレメ
ント（以下ＰＥと表記）、３５,３５ａ,３５ｂはプロセ
サである。

【００２７】全体としては図３に示す様に、ＰＥ３０
ａ,３０ｂがネットワーク３９で結合されている。ここ
ではネットワークとしては最も簡単なバス結合であり、
またＰＥ数も２とする。また図１に示す様に各ＰＥはプ
ロセサ３５、メモリ２、データ転送装置１を共通にバス
接続した構成である。

【００２８】図２において、モード２２としては例えば
次の様なものがある。００：他プロセサへのライト１０：他プロセサからリード（要求）１１：他プロセサからリード（返答）以上のように構成されたデータ転送装置について、以下
図１、図２、図３を用いて、ＰＥ３０ｂがＰＥ３０ａの
メモリをリードする動作を述べる。これは、従来例の項
で述べたロード機能である。この時、リード要求はＰＥ
３０ｂからＰＥ３０ａ、それに対する応答はＰＥ３０ａ
からＰＥ３０ｂに流れる。ＰＥ３０ａに注目し、図１を
ＰＥ３０ａとして説明する。

【００２９】ネットワークポート４を通じてＰＥ３０ｂ
からメモリ２のリード要求が来る。この要求はバッファ
５ａに蓄えられた後、セレクタ１６ａ経由で解読判定手
段６で解読される。この場合、図２（ａ）に示すモード
２２を解読してこれが｀１０｀であるのでメモリリード
要求であることが判明する。

【００３０】ここで、要求に即座に応答できる場合は、
メモリ２をリードして、バッファ５ｂ経由でネットワー
クポート４に送出する。この時のデータ形式は図２
（ｂ）に示す様にモードを｀１１｀として、データ部２
１を付けたものである。また、メモリリードのアドレス
は図２（ａ）に示す様にリード要求のデータ（メモリア
ドレス２６）に含まれており、解読判定手段６はこれを
アドレスバス８に送出する。なお、データはデータバス
９経由で伝わる。ここで、即座に応答できる場合とはバ
ッファ５ｂがフルでない場合であり、バッファ制御手段
１９により判明する。

【００３１】また、即座に応答できない場合がある。例
えば、バッファ５ｂがフルでメモリリードしても蓄えら
れない場合である。この時は、メモリ２に要求を一旦蓄
える。同時にメモリ２に要求を蓄えた旨を要求保持手段
１７に保持する。

【００３２】このメモリ２のアドレスはアドレスポイン
タ制御手段１８の制御のもとにアドレスポインタ７ａが
生成し、セレクタ１６ｂよりアドレスバス８に送出す
る。このアドレスの初期値は固定値でもよいが、本実施
例ではレジスタ１５に外部よりデータバス９経由で設定
される。蓄えた旨を保持するので、応答可能になるまで
データ転送装置は他の動作が可能である。例えば、先の
リード要求受信に続いて、ネットワークポート４よりデ
ータを受けて、バッファ５ａ経由でメモリ２にライトが
できる。

【００３３】その後応答可能になった時点、例えばバッ
ファ５ｂのフルが解除された時点でデータ転送装置１は
アドレスポインタ７ｂをセレクタ１６ｂ経由でアドレス
バス８に送出して、メモリ２より先に蓄えた要求をリー
ドし、同時に要求を蓄えた旨を解除する。ここで要求保
持手段１７、バッファ制御手段１９の出力を受けたアド
レスポインタ制御手段１８の制御のもとにアドレスポイ
ンタ７ｂがアドレスを生成し、セレクタ１６ｂ経由で出
力する。リード後、セレクタ１６ａ経由で解読判定手段
６に渡し、ここで解読する。後は前記した即座に応答す
る場合と同様、メモリ２をリードしてバッファ５ｂ経由
でデータをネットワークポート４より送出する。

【００３４】ここで、アドレスポインタ７ａ,７ｂ、要
求保持手段１７について更に説明する。これらは、複数
の要求に対して有効に作用する。

【００３５】まず、これらの初期値をレジスタ１５の値
に設定する。メモリ２へのライト時にアドレスポインタ
７ａを、リード時にアドレスポインタ７ｂを用いる。い
ずれも動作後アドレスポインタ制御手段１８はアドレス
ポインタの値を進段する。これは、アドレスポインタ７
ａをライトポインタ、アドレスポインタ７ｂをリードポ
インタとし、メモリ２をデータ保持部とした先入れ先だ
し装置（ＦＩＦＯ）を意味し、複数の要求がバッファで
きることになる。なお、メモリ２のバッファ領域の長さ
もレジスタ１５で設定し、前記２つのアドレスポインタ
７ａ,７ｂの値がバッファ領域の最後までくれば、初期
値に戻る。ＦＩＦＯでは、ライトポインタとリードポイ
ンタの差をとることで保持データ数が算出できる。従っ
て、２つのアドレスポインタ７ａ,７ｂの差を要求保持
手段１７で検出することで、メモリ３に蓄えたリード要
求（蓄えた旨）の数が判明することになる。

【００３６】次にデッドロックについて、図３を用いて
説明する。まず、ＰＥ３０ａ,ＰＥ３０ｂ共に他方にデ
ータを送出中であり、バッファ５ａ,５ｂ,５ｃ,５ｄが
全てフルになったとする。この状態でＰＥ３０ａ及びＰ
Ｅ３０ｂ双方が同時に相手のメモリを読みたい状況が発
生、つまりバッファ５ａ及びバッファ５ｃの先頭がメモ
リリード要求であった場合、バッファ５ｂ,バッファ５
ｄがフルであるので応答できない。また、バッファ５
ａ,５ｃもフルであるので、バッファ５ｄ,５ｂはこれら
にデータを送ることができずフルのままである。この状
態ではどのバッファもフルが解除されないので、このま
まではデッドロック状態である。

【００３７】ここで、先に述べた制御が有効に働く。つ
まりリード要求がメモリ２に一旦蓄えられる。そうする
とバッファ５ａ及び５ｃのデータが順次メモリ２に吐き
出されるのでデッドロックは発生しない。メモリリード
は状況を見て、つまりバッファ５ｂ,５ｄが開くのを待
って行なえばよい。これら一連の事項は制御の工夫が中
心であり、要するハード量も少ないので、デッドロック
回避の方法として非常に有用である。

【００３８】以上により、本実施例では他プロセサエレ
メントのメモリリードが可能となる。これにより並列処
理システムで各プロセサエレメントに分散したメモリを
どこからでも自由にアクセスできるのでソフトウェアが
より柔軟性になり、汎用性の高いシステムが実現する。

【００３９】なお、本実施例において、ＰＥ数、ネット
ワークの形態を別のものにしてよい。

【００４０】（実施例２）本実施例において、任意のプ
ロセサエレメント間のパケット転送について説明する。
図４は本発明の第２の実施例におけるデータ転送装置の
構成図である。図５は図４に示すデータ転送装置を用い
た並列処理システムの全体構成図である。図６は図５と
同じ並列処理システムであり、一部の接続関係を詳細に
示したものである。全体でのＰＥ及びＳＷの接続関係は
同一である。

【００４１】図５に於て、３０ａ〜３０ｄはＰＥ、３１
ａ〜３１ｈはスイッチ（以下ＳＷと表記）、３２ａ〜３
２ｈはデータ線である。

【００４２】また図６に於て、９はデータバス、３５は
プロセサ、３６ａ,３６ｂはＳＷ内のバッファのフル・
エンプティを判断する状態判定手段、３８ａ〜３８ｄは
状態線、３７ａ,３７ｂはアドレス線、３９はネットワ
ーク、４０はバッファ選択信号、４１はブロードキャス
ト信号である。なお、このネットワーク３９はＵＳＰ
４,５１４,８０７”ＰａｒａｌｌｅｌＣｏｍｐｕｔｅ
ｒ”に詳しく開示されている。ここでは図６の説明に不
可欠なので、ある程度の説明を行なうが、より詳細は前
記文献を参照されたい。

【００４３】まず、図４に示すデータ転送装置の構成お
よび動作を説明する。図４において、１はデータ転送装
置、３は外部メモリに接続されたメモリポート、４ａ,
４ｂはネットワークに接続された第１,第２のネットワ
ークポートである。５ａ,５ｂ,５ｃはバッファであり、
バッファ５ａはネットワークポート４ａに入力が、また
メモリポート３に出力が接続された第１のバッファ、バ
ッファ５ｂはデータセレクタ１３の第１の入力に出力
が、またネットワークポート４ａに入力が接続された第
２のバッファ、バッファ５ｃはデータセレクタ１３の第
２の入力に出力が、またメモリポート３に入力が接続さ
れた第３のバッファである。

【００４４】１０ａ,１０ｂ,１０ｃ,１０ｄはアドレス
生成手段であり、アドレス生成手段１０ａ,１０ｂは第
１のパケット解読手段１２ａによりパケット長を設定さ
れる第１,第２のアドレス生成手段、アドレス生成手段
１０ｃは第２のパケット解読手段１２ｂによりパケット
長を設定される第３のアドレス生成手段、アドレス生成
手段１０ｄは第３のパケット解読手段１２ｃによりパケ
ット長を設定される第４のアドレス生成手段である。

【００４５】１１ａ,１１ｂはそれぞれ第１のネットワ
ークポート４ａ側の動作を制御する第１の制御手段、第
２のネットワークポート４ｂ側の動作を制御する第２の
制御手段である。１２ａ,１２ｂ,１２ｃはパケット解読
手段であり、パケット解読手段１２ａは第１のネットワ
ークポート４ａから入力されるデータを解読してパケッ
ト長を生成する第１のパケット解読手段、パケット解読
手段１２ｂは第３のバッファ５ｃから出力されるデータ
を解読してパケット長を生成する第２のパケット解読手
段、パケット解読手段１２ｃは第２のバッファ５ｂから
出力されるデータを解読してパケット長を生成する第３
のパケット解読手段である。

【００４６】１３はデータセレクタである。１４ａ,１
４ｂはそれぞれ第１,第２のアドレス生成手段１０ａ,１
０ｂの出力を入力とし、出力を第１のネットワークポー
ト４ａに接続する第１のアドレスセレクタ、第３,第４
のアドレス生成手段１０ｃ,１０ｄの出力を入力とし、
出力を第２のネットワークポート４ｂに接続する第２の
アドレスセレクタである。

【００４７】図７は同並列処理システムで用いられるパ
ケットの形式図である。パケット形式は図７に示す様に
転送モードを示すフィールドであるモード２２、すべて
のスイッチを意味するブロードキャストを示すフィール
ドであるブロードキャスト２３、ネットワーク内のスイ
ッチアドレスを示すフィールドである２つのネットワー
クアドレス２４ａ,２４ｂ、パケット長２５を有するヘ
ッダ部２０及び複数のデータ部２１ａ〜２１ｅからな
る。モード２２はライトを示す｀００｀である。図７に
示した例では、データ部２１は５ワードで、これがパケ
ット長２５に記載されている。図７でのモード２２は図
２と同様である。

【００４８】以下図面を見ながらモード２２＝｀００｀
即ち他プロセサへのライトについて送出・中継・受信を
行うプロセサエレメントの動作を説明する。

【００４９】図４でデータは次の３種類の方向へ流れ
る。即ち第１にネットワークポート４ａ、バッファ５
ａ、メモリポート３、第２にネットワークポート４ａ、
バッファ５ｂ、ネットワークポート４ｂ、第３にメモリ
ポート３、バッファ５ｃ、ネットワークポート４ｂであ
る。図５の並列処理システム中で考えると第１の流れが
受信、第２の流れが中継、第３の流れが送信に対応す
る。

【００５０】アドレス生成手段１０,制御手段１１,パケ
ット解読手段１２は受信側と送信側の２系統存在する。
受信時はネットワークポート４ａからの入力をパケット
解読手段１２ａが解読して、パケット長をアドレス生成
手段１０ａ及び１０ｂに設定する。アドレス生成手段１
０ａは中継時、ＳＷのバッファ５ｄのアドレス、アドレ
ス生成手段１０ｂは受信時、ＳＷのバッファ５ｅのアド
レスをそれぞれ指定する。また制御手段１１ａによりア
ドレスセレクタ１４ａを切り替え、これに連動してバッ
ファ５ａまたは５ｂへのライトを指定する。

【００５１】送信時はバッファ５ｂからの出力をパケッ
ト解読手段１２ｃが解読して、パケット長をアドレス生
成手段１０ｄに設定する。また、バッファ５ｃからの出
力をパケット解読手段１２ｂが解読して、パケット長を
アドレス生成手段１０ｃに設定する。また制御手段１１
ｂによりデータセレクタ１３及びアドレスセレクタ１４
ｂを切り替える。

【００５２】次に図５,図６を用いてＰＥの結合方式を
中心に説明する。まず、ＰＥ３０ａ〜３０ｄ及びＳＷ３
１ａ〜３１ｈに図５に示す様な添字を付加する。ＰＥ３
０ａ,３０ｂ,３０ｃ,３０ｄをそれぞれＰＥ００,ＰＥ０
１,ＰＥ１０,ＰＥ１１とする。また、ＳＷ３１ａ,３１
ｂ,３１ｃ,３１ｄ,３１ｅ,３１ｆ,３１ｇ,３１ｈをそれ
ぞれＳＷ０００,ＳＷ００１,ＳＷ０１０,ＳＷ０１１,Ｓ
Ｗ１００,ＳＷ１０１,ＳＷ１１０,ＳＷ１１１とする。
ＰＥ及びＳＷの接続関係を、ＰＥｉｊがＳＷｉｊｋ経由
でＰＥｋｉに接続する接続関係とする。例えば、ＰＥ１
０−＞ＳＷ１００−＞ＰＥ０１、ＰＥ１０−＞ＳＷ１０
１−＞ＰＥ１１の様になる。従って、任意ＰＥ間通信は
ＰＥｉｊ−＞ＳＷｉｊｋ−＞ＰＥｋｉ−＞ＳＷｋｉｌ−
＞ＰＥｌｋのルートで実現される。

【００５３】さて、続いて図６により転送の詳細を説明
する。１回目の転送とは、ＰＥのメモリ２から読んでネ
ットワーク３９を介してＰＥの中継バッファ５ｂに書き
込む操作、２回目の転送とは、ＰＥの中継バッファ５ｂ
から読んでネットワーク３９を介してＰＥのメモリ２に
書き込む操作を言う。

【００５４】まず先に述べた送信、受信、中継について
データの流れを述べる。ＳＷのあとの（）内は使用する
アドレス生成手段を示す。

【００５５】送信：メモリ２−＞データ転送装置１のバ
ッファ５ｃ−＞ＳＷ３１ａのバッファ５ｄ（アドレス生
成手段１０ｃ）中継：ＳＷ３１ａのバッファ５ｄ（アドレス生成手段１
０ａ）−＞データ転送装置１のバッファ５ｂ−＞ＳＷ３
１ａのバッファ５ｅ（アドレス生成手段１０ｄ）受信：ＳＷ３１ａのバッファ５ｅ（アドレス生成手段１
０ｂ）−＞データ転送装置１のバッファ５ａ−＞メモリ
２つまり、任意ＰＥ間通信は次の様になる。（ＰＥｉｊ，
メモリ２−＞バッファ５ｃ）−＞（ＳＷｉｊｋ，バッフ
ァ５ｄ）−＞（ＰＥｋｉ，バッファ５ｂ）−＞（ＳＷｋ
ｉｌ，バッファ５ｅ）−＞（ＰＥｌｋ，バッファ５ａ−
＞メモリ２）換言すれば、ＳＷにおいて、１回目のデータはバッファ
５ｄを、２回目のデータはバッファ５ｅを用いる。ま
た、データ転送装置は１回目の転送に関わるＳＷの選択
にアドレス生成手段１０ａ,１０ｃを、２回目の転送に
関わるＳＷの選択にアドレス生成手段１０ｂ,１０ｄを
用いる。

【００５６】次に、信号線の説明をする。状態線はデー
タ転送の可否、つまりバッファ５ｄ,５ｅの状態を示
す。

【００５７】ＰＥ−＞ＳＷ時はバッファフルであれば不
可、さもなくば可、ＳＷ−＞ＰＥ時はバッファエンプテ
ィであれば不可、さもなくば可を示す。これらは、状態
判定手段３６ａ,３６ｂで判断される。またバッファ５
ｄに状態線３８ａ（ＰＥ−＞ＳＷの場合）、３８ｃ（Ｓ
Ｗ−＞ＰＥの場合）が、バッファ５ｅに状態線３８ｂ
（ＰＥ−＞ＳＷの場合）、３８ｄ（ＳＷ−＞ＰＥの場
合）が対応する。なお、この信号はアドレス線により選
択されたＳＷが出力し、他のＳＷは高インピーダンス状
態である。または、オープンドレイン形式でもよい。

【００５８】バッファ選択信号４０ａ,４０ｂは、０で
あればバッファ５ｄを、１であればバッファ５ｅを選択
することを示す。

【００５９】またアドレス線３７ａ,３７ｂはどのＳＷ
を選択するかを示す。例えば、アドレス線３７ａが０で
あればＳＷ３１ａ、１であればＳＷ３１ｂがデータを取
り込む。

【００６０】さて、ＰＥ３０ａ,ＳＷ３１ａを中心に、
各部の動作を送信より順を追って説明する。データ転送
装置の内部については、図４も合わせて用いる。

【００６１】１）送信データ転送装置１はメモリ２をリードして、バッファ５
ｃに格納する。プロセサ３５がデータ転送装置１に送っ
た場合でも、データ転送装置１は同様にバッファ５ｃに
取り込む。ここで、データはプロセサにより図７に示さ
れる形式になっている。

【００６２】次にバッファ５ｃから出力されたデータを
パケット解読手段１２ｂが解読して、アドレス生成手段
１０ｃにＳＷのアドレスを設定する。これは、ネットワ
ークアドレス２４ａそのものである。ここで、モード２
２には｀００｀が記載されている。中継・受信ＰＥはこ
れに従い動作することになる。

【００６３】次にアドレス生成手段１０ｃがＳＷのアド
レスをアドレス線３７ａに出力して、これから送りたい
先のバッファ状態を調べる。つまり制御手段１１ｂは状
態線を見て状態線３８ａが可であれば、バッファ選択信
号４０ａを０にし、またアドレス生成手段１０ｃがＳＷ
のアドレスをアドレス線３７ａに出力し続け、バッファ
５ｃをデータ線３２ａに送出し、対応するＳＷの対応す
るバッファへの転送を行なう。例えば、アドレス線３７
ａに０を送出して、ＳＷ３１ａのバッファ５ｄにライト
する。ここで、パケット長はパケット解読手段１２ｂに
よりアドレス生成手段１０ｃに設定され、１つのパケッ
ト転送が終了するまでアドレス生成手段１０ｃは変化し
ない。

【００６４】２）中継データ転送装置１の入力側では常にＳＷをスキャンして
ＳＷ内のバッファ状態を調べる。ここでは２つのＳＷが
接続されているので、アドレス線３７ｂに０、１を交互
に出力する。

【００６５】制御手段１１ａは状態線を見て状態線３８
ｃが可になればスキャンを停止してリード動作に入る。
つまりバッファ選択信号４０ｂを０にし、またその時点
のアドレス生成手段１０ａがＳＷアドレスをアドレス線
３７ｂに送出して、対応するＳＷの対応するバッファを
リードし、バッファ５ｂに取り込む。例えば、アドレス
線３７ｂに０を送出して、ＳＷ３１ａのバッファ５ｄを
リードする。

【００６６】次にバッファ５ｄから出力されたデータを
パケット解読手段１２ｃが解読して、アドレス生成手段
１０ｄにＳＷのアドレスを設定する。これは、ネットワ
ークアドレス２４ｂそのものである。なお、モード２２
は｀００｀である。

【００６７】次にアドレス生成手段１０ｄがＳＷのアド
レスをアドレス線３７ａに出力して、これから送りたい
先のバッファ状態を調べる。制御手段１１ｂは状態線を
見て状態線３８ｂが可であれば、バッファ選択信号４０
ａを１にし、またアドレス生成手段１０ｄがＳＷのアド
レスをアドレス線３７ａに出力し続け、バッファ５ｂを
データ線３２ａに送出し、対応するＳＷの対応するバッ
ファへの転送を行なう。例えば、アドレス線３７ａに０
を送出して、ＳＷ３１ａのバッファ５ｅにライトする。
ここで、ネットワークポート４ａ側では、パケット長は
パケット解読手段１２ａによりアドレス生成手段１０ａ
に設定され、１つのパケット転送が終了するまでアドレ
ス生成手段１０ａは変化しない。また、ネットワークポ
ート４ｂ側では、パケット長はパケット解読手段１２ｃ
によりアドレス生成手段１０ｄに設定され、１つのパケ
ット転送が終了するまでアドレス生成手段１０ｄは変化
しない。

【００６８】３）受信中継時と同様、データ転送装置１の入力側では常にＳＷ
をスキャンしてＳＷ内のバッファ状態を調べる。ここで
は２つのＳＷが接続されているので、アドレス線３７ｂ
に０、１を交互に出力する。

【００６９】制御手段１１ａは状態線を見て状態線３８
ｄが可であれば、バッファ選択信号４０ｂを１にし、ま
たその時点のアドレス生成手段１０ｂがＳＷアドレスを
アドレス線３７ｂに送出して、対応するＳＷの対応する
バッファをリードし、バッファ５ａに取り込む。例え
ば、アドレス線３７ｂに０を送出して、ＳＷ３１ａのバ
ッファ５ｅをリードする。

【００７０】そして、データ転送装置１はバッファ５ａ
をメモリ２にライトする。または、プロセサ３５がバッ
ファ５ａをリードする。

【００７１】ここで、パケット長はパケット解読手段１
２ａによりアドレス生成手段１０ｂに設定され、１つの
パケット転送が終了するまでアドレス生成手段１０ｂは
変化しない。つまり、パケット解読手段１２ａは１／２
回目（それぞれ中継／受信に当たる）の転送に応じてア
ドレス生成手段１０ａ、１０ｂを制御する。

【００７２】以上の制御により送信、中継、受信が混在
した場合は次の様になる。それぞれのアドレス生成手段
は、それぞれが転送中のパケットの切れ目でのみアドレ
スを変更する。つまりあるパケットの転送中は各転送回
数毎にはデータの流れるルートを固定する。１／２回目
のみをダイナミックに切り替える。また、ＳＷの２つの
バッファ５ｄ,５ｅを適宜使いわける。

【００７３】どちらを使用するかは、バッファの状態に
注目して、次の制御が考えられる。ここで、バッファ５
ｂは５ｂとだけ記述する。またｅはｅｍｐｔｙ、ｆはｆ
ｕｌｌ、ｓｅｎｄ（１）は１回目のライト（５ｃ−＞５
ｄ）、ｓｅｎｄ（２）は２回目のライト（５ｂ−＞５
ｅ）、ｒｅｃｖ（１）は１回目のリード（５ｄ−＞５
ｂ）、ｒｅｃｖ（２）は２回目のリード（５ｅ−＞５
ａ）を意味する。

【００７４】図８、図９に送出／受信それぞれの側にお
ける動作アルゴリズムを示す。また、次のｃ言語ライク
な記述を示す。この表記でｎｏｐはｓｅｎｄあるいはｒ
ｅｃｖ動作は行なわず、時間ステップのみ進めることを
示す。まず、データ転送装置内のバッファを調べる。送れるデ
ータが存在（バッファがエンプティでない）すれば、Ｓ
Ｗ内のバッファを調べ、ＳＷが受信可能（データ転送装
置が送りたい方のバッファがフルでない）であれば始め
て送出する。

【００７５】ここで、データ転送装置内の２つのバッフ
ァが共にエンプティでなく、またＳＷ内の２つのバッフ
ァが共にフルでない場合は、どちらを送ってもよい。こ
こでは、図８で点線で囲った様に２回目（５ｂ−＞５
ｅ）の転送を行なう。まず、データ転送装置内のバッファを調べる。受信可能
（バッファがフルでない）すれば、ＳＷ内のバッファを
調べ、データが用意（データ転送装置が受けたい方のバ
ッファがエンプティでない）されていれば始めて受信す
る。

【００７６】ここで、データ転送装置内の２つのバッフ
ァが共にフルでなく、またＳＷ内の２つのバッファが共
にエンプティでない場合は、どちらを受けてもよい。こ
こでは、図９で点線で囲った様に２回目（５ｅ−＞５
ａ）の転送を行なう。

【００７７】以上示した様に、バッファ５ｅのリードが
随時可能なので、ネットワーク３９に滞在するパケット
は順次メモリ２に吐き出さるので、デッドロックは発生
しない。

【００７８】なお、本例は図８,図９の点線で囲った部
分で示した様に２回目の転送優先のアルゴリズムであ
る。この点線部分を変えることで、１回目を優先するア
ルゴリズムへ容易に変更できる。

【００７９】次に、１つのＰＥが全てのＰＥにデータを
送るブロードキャスト転送について述べる。この場合
は、ヘッダ部２０のブロードキャスト２３に１を記述す
る。データ転送装置１はこれを解読して、ネットワーク
ポート４ｂより送出の際ブロードキャスト信号４１を送
出する。この時、ＳＷはアドレス線３７ａを無視して、
同一データ線に接続されている全てのＳＷ（データ線３
２ａであればＳＷ３１ａ及びＳＷ３１ｂ）が一斉にデー
タを取り込む。並列に動作するので、性能が向上する。
これは、バッファ５ｂ,５ｃどちらがソースの場合でも
同様である。

【００８０】以上により、異なる長さのパケットが混在
した場合でも、デッドロックを発生させることなく任意
ＰＥ間の転送が可能となり、またブロードキャスト転送
も高速に実現される。ここで、転送時中継をハード的に
サポートしているので、中継オーバーヘッドも小さく、
高い転送性能が実現する。

【００８１】なお、本実施例の並列処理システムではデ
ータの流れは単方向であるが、双方向でも同様に実現可
能である。

【００８２】

【発明の効果】以上の様に、本発明のデータ転送装置で
は、他プロセサエレメントのメモリリードが可能であ
る。またメモリリード要求に即応答できない場合、要求
を外部メモリにバッファし、応答が可能になった時点で
要求をリードして解読し、応答シーケンスに入る。これ
により、要求応答不可によるデッドロックが回避され
る。

【００８３】また、本発明の並列処理システムでは４つ
のアドレス生成手段を有し、１回目の転送時、送信時は
第３のアドレス生成手段、受信時は第１のアドレス生成
手段を用い、２回目の転送時、送信時は第４のアドレス
生成手段、受信時は第２のアドレス生成手段を用いる。

【００８４】ここで、１回目と２回目の転送が混在する
場合、受信時は前記第１と前記第２、送信時は前記第３
と前記第４のアドレス生成手段をそれぞれ切り替えつつ
転送する。また、それぞれのアドレス生成手段は、それ
ぞれが転送中のパケットの切れ目でのみアドレスを変更
する。

【００８５】また、パケットのヘッダ部にパケット長及
びブロードキャストを示すフィールドがあり、これを解
読することで異なる長さの複数のパケットが同時にダイ
ナミックに扱え、またブロードキャスト転送も高速に実
現される。

【００８６】以上により、異なる長さのパケットが混在
した場合でも、転送が可能となり、またハードでサポー
トするので、高い性能が実現する。並列処理システムの
重要性が高まり、またパケット転送の高速化がシステム
全体の性能へ多大な影響を及ぼす事情を考えれば、本発
明は極めて有用なものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるデータ転送装置
の構成及び周辺接続を示したプロセサエレメントの構成
図

【図２】同実施例におけるメモリリード要求時及び返答
時のデータ形式を示す図

【図３】同実施例を用いた第１の実施例における並列処
理システムの構成図

【図４】本発明の第２の実施例におけるデータ転送装置
の構成図

【図５】同データ転送装置を用いた第２の実施例におけ
る並列処理システムの全体構成図

【図６】同並列処理システムの詳細構成図

【図７】同並列処理システムで用いられるパケットの形
式を示す図

【図８】同並列処理システムにおける送出側アルゴリズ
ムを示すフローチャート図

【図９】同並列処理システムにおける受信側アルゴリズ
ムを示すフローチャート図

【図１０】従来の並列処理システムの構成図

【図１１】従来のパケットの形式を示す図

【符号の説明】

１、１ａ、１ｂデータ転送装置２、２ａ、２ｂメモリ３メモリポート４、４ａ、４ｂネットワークポート５、５ａ、５ｂ、５ｃ、５ｄ、５ｅバッファ６解読判定手段７ａ、７ｂアドレスポインタ８アドレスバス９データバス１０ａ、１０ｂ、１０ｃ、１０ｄアドレス生成手段１１ａ、１１ｂ制御手段１２ａ、１２ｂ、１２ｃパケット解読手段１３データセレクタ１４ａ、１４ｂアドレスセレクタ１５レジスタ１６ａ、１６ｂセレクタ１７要求保持手段１８アドレスポインタ制御手段２０ヘッダ部２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅデータ部２２モード２３ブロードキャスト２４ａ、２４ｂネットワークアドレス２５パケット長２６メモリアドレス３０、３０ａ、３０ｂ、３０ｃ、３０ｄプロセサエレ
メント３１ａ〜３１ｈスイッチ３２ａ〜３２ｈデータ線３５、３５ａ、３５ｂプロセサ３６ａ、３６ｂ状態判定手段３８ａ、３８ｂ、３８ｃ、３８ｄ状態線３７ａ、３７ｂアドレス線３９ネットワーク４０バッファ選択信号４１ブロードキャスト信号５０行クロスバスイッチ５１列クロスバスイッチ５３要素プロセサ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/163 G06F 15/16 390

Claims

(57)【特許請求の範囲】

【請求項１】外部メモリに接続されたメモリポートと、ネットワークに接続されたネットワークポートと、前記メモリポートと前記ネットワークポートに両端が接
続され、両ポート間を流れるデータを保持するバッファ
と、前記バッファのメモリポート側に接続された解読判定手
段と、前記解読判定手段に接続されたアドレスポインタとを有
し、前記ネットワークポートから前記メモリポートにデータ
が流れる場合、前記解読判定手段はメモリポート側のバ
ッファ出力をメモリリード要求と解読した時、即座に応
答ができる場合は、前記要求に対応するメモリリードシ
ーケンスに入り、また即座に応答できない場合は、前記
アドレスポインタの示すメモリアドレスに前記メモリリ
ード要求をライトし、応答が可能になった時点で前記ア
ドレスポインタの示すアドレスより前記メモリリード要
求をリードして解読後対応するメモリリードシーケンス
に入ることを特徴とするデータ転送装置。
【請求項２】外部メモリに接続されたメモリポートと、ネットワークに接続されたネットワークポートと、前記メモリポートと前記ネットワークポートに両端が接
続され、両ポート間を流れるデータを保持するバッファ
と、前記バッファのメモリポート側に接続された解読判定手
段と、前記解読判定手段に接続されたアドレスポインタとを有
し、前記ネットワークポートから前記メモリポートにデータ
が流れる場合、前記解読判定手段はメモリポート側のバ
ッファ出力をメモリリード要求と解読した時、前記バッ
ファがフルでない場合は、前記要求に対応するメモリリ
ードシーケンスに入り、また前記バッファがフルの場合
は、前記アドレスポインタの示すメモリアドレスに前記
メモリリード要求をライトし、前記バッファがフルでな
くなった時点で前記アドレスポインタの示すアドレスよ
りメモリリード要求をリードして解読後対応するメモリ
リードシーケンスに入ることを特徴とするデータ転送装
置。
【請求項３】請求項１または２記載のデータ転送装置に
おいて、ライト用とリード用の２組のアドレスポインタ
とアドレスポインタ制御手段を有し、要求ライト時は、
ライト用のアドレスポインタの示すアドレスに要求をラ
イトした後、前記アドレスポインタ制御手段は前記ライ
ト用アドレスポインタを進め、また要求リード時は、リ
ード用のアドレスポインタの示すアドレスから要求をリ
ードした後、前記アドレスポインタ制御手段は前記リー
ド用アドレスポインタを進めることにより、外部メモリ
を先入れ先だし装置として用いるデータ転送装置。
【請求項４】請求項３記載のデータ転送装置において、
外部設定可能で２組のアドレスポインタの初期値と、前
記アドレスポインタの変化する範囲を示す情報を保持す
るレジスタを有し、前記アドレスポインタは変化範囲の
境界の次は初期値に戻るデータ転送装置。
【請求項５】請求項１記載のデータ転送装置において、
転送モードを示すフィールドと、メモリアドレスを示す
フィールドを具備するパケット形式を用いてなるデータ
転送装置。
【請求項６】請求項１記載のデータ転送装置をネットワ
ーク側のインターフェースとして有するプロセサエレメ
ントと、前記プロセサエレメント相互間にデータ転送が
可能な様に結合するネットワークとを具備する並列処理
システム。
【請求項７】外部メモリに接続されたメモリポートと、ネットワークに接続された第１及び第２のネットワーク
ポートと、出力が前記第２のネットワークポートに接続されたデー
タセレクタと、前記第１のネットワークポートに入力が、また前記メモ
リポートに出力が接続された第１のバッファと、前記データセレクタの第１の入力に出力が、また前記第
１のネットワークポートに入力が接続された第２のバッ
ファと、前記データセレクタの第２の入力に出力が、また前記メ
モリポートに入力が接続された第３のバッファと、前記第１のネットワークポートから入力されるデータか
らパケット長を決定する第１のパケット解読手段と、前記第１のパケット解読手段によりパケット長を設定さ
れる第１、第２のアドレス生成手段と、前記第１、第２のアドレス生成手段の出力を入力とし、
出力を前記第１のネットワークポートに接続する第１の
アドレスセレクタと、前記第１のネットワークポート側の動作を制御する第１
の制御手段と、前記第３のバッファから出力されるデータからパケット
長を決定する第２のパケット解読手段と、前記第２のパケット解読手段によりパケット長を設定さ
れる第３のアドレス生成手段と、前記第２のバッファから出力されるデータからパケット
長を決定する第３のパケット解読手段と、前記第３のパケット解読手段によりパケット長を設定さ
れる第４のアドレス生成手段と、前記第３、第４のアドレス生成手段の出力を入力とし、
出力を前記第２のネットワークポートに接続する第２の
アドレスセレクタと、前記第２のネットワークポート側の動作を制御する第２
の制御手段とを有するデータ転送装置。
【請求項８】請求項７のデータ転送装置をネットワーク
側のインターフェースとして有する２次元アレイ状に配
置されたＮｘＮ個のプロセサエレメントと、３次元的に配置され、内部に２つのバッファ機能を有す
るＮｘＮｘＮ個のスイッチを有するネットワークとを具
備し、前記ネットワーク内では、ｉ、ｊ、ｋ、ｌを０以上Ｎ−
１以下の整数として、ｉ行ｊ列の前記プロセサエレメン
トをＰＥｉｊ、またｉ行ｊ列ｋ番目の前記スイッチをＳ
Ｗｉｊｋと表現した場合、ＰＥｉｊの一方のネットワークポートをＮ個のスイッチ
ＳＷｉｊｋ(k=0,1,・・・,N-1)の一端に共通に、ＰＥｉｊ
の他方のネットワークポートをＮ個のスイッチＳＷｊｌ
ｉ(l=0,1・・・,N-1)の一端に共通に、ＳＷｉｊｋの他端を
ＰＥｋｉに、ＳＷｊｌｉの他端をＰＥｊｌにそれぞれ接
続し、ＰＥｉｊからＰＥｌｋにヘッダ部と複数のデータ部から
なるパケットを転送する場合、１回目の転送としてＰＥ
ｉｊからＳＷｉｊｋの第１のバッファ経由でＰＥｋｉ
へ、またその後２回目の転送としてＰＥｋｉからＳＷｋ
ｉｌの第２のバッファ経由でＰＥｌｋへとデータを転送
する並列処理システムであって、ＰＥｋｉのデータ転送装置は、第１のアドレス生成手段が、Ｎ個のＳＷｉｊｋ(j=0,1,・
・・,N-1)中の第１のバッファの使用中の物のアドレスを
指定し、第２のアドレス生成手段が、Ｎ個のＳＷｉｊｋ(j=0,1,・
・・,N-1)中の第２のバッファの使用中の物のアドレスを
指定し、第３のアドレス生成手段が、Ｎ個のＳＷｋｉｌ(l=0,1,・
・・,N-1)中の第１のバッファの使用中の物のアドレスを
指定し、第４のアドレス生成手段が、Ｎ個のＳＷｋｉｌ(l=0,1,・
・・,N-1)中の第２のバッファの使用中の物のアドレスを
指定し、１回目の転送時において、送信時は前記第３のアドレス
生成手段、受信時は前記第１のアドレス生成手段を用
い、２回目の転送時において、送信時は前記第４のアドレス
生成手段、受信時は前記第２のアドレス生成手段を用
い、１回目と２回目の転送が混在する場合、受信時は前記第
１と前記第２のアドレス生成手段、送信時は前記第３と
前記第４のアドレス生成手段をそれぞれ切り替えつつ転
送し、それぞれのアドレス生成手段は、それぞれが転送
中のパケットの切れ目でのみアドレスを変更する並列処
理システム。
【請求項９】請求項８記載の並列処理システムにおい
て、転送モードを示すフィールドと、ネットワーク内の
スイッチアドレスを示すフィールドと、すべてのスイッ
チへの転送を意味するブロードキャストを示すフィール
ドと、パケット長を示すフィールドを具備するヘッダ部
を有するパケットを用いてなる並列処理システム。