JP3196107B2 - データ交換システム - Google Patents
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- JP3196107B2 JP3196107B2 JP7486097A JP7486097A JP3196107B2 JP 3196107 B2 JP3196107 B2 JP 3196107B2 JP 7486097 A JP7486097 A JP 7486097A JP 7486097 A JP7486097 A JP 7486097A JP 3196107 B2 JP3196107 B2 JP 3196107B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W92/00—Interfaces specially adapted for wireless communication networks
- H04W92/04—Interfaces between hierarchically different network devices
- H04W92/045—Interfaces between hierarchically different network devices between access point and backbone network device
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/9057—Arrangements for supporting packet reassembly or resequencing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Exchange Systems With Centralized Control (AREA)
- Mobile Radio Communication Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はデータ交換システム
に関し、特に高トラフィック対応型移動通信基地局に用
いられるデータ交換システムに関する。
に関し、特に高トラフィック対応型移動通信基地局に用
いられるデータ交換システムに関する。
【０００２】
【従来の技術】一般に移動通信基地局では、高トラヒッ
クに対応するため加入者データ処理を複数のＣＰＵ（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）で分
担して行う構成となっている。加入者回線数をｍ、１Ｃ
ＰＵあたりの加入者データ処理能力をＬ、ＣＰＵ数をｎ
とすると、これらは次式のような関係となる。
クに対応するため加入者データ処理を複数のＣＰＵ（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）で分
担して行う構成となっている。加入者回線数をｍ、１Ｃ
ＰＵあたりの加入者データ処理能力をＬ、ＣＰＵ数をｎ
とすると、これらは次式のような関係となる。
【０００３】ｍ＝Ｌ×ｎ 次に、図６を使用して本装置の機能概要を説明する。
【０００４】まず、加入者側から公衆網側へのデータの
流れを説明する。図６に示すように加入者無線インタフ
ェース回路６１よりｍ本の加入者回線データがｎ個のＣ
ＰＵ１−ｉ（ｉ＝１〜ｎ）に受信入力されている。受信
入力されたデータは各ＣＰＵ１−ｉにて処理された後、
並列データＰＤＴｉ（ｉ＝１〜ｎ）として並列／直列変
換回路（Ｐ／Ｓ変換回路）６３に入力される。ここでｍ
本の直列データＳＤＡＴｊ（ｊ＝１〜ｍ）に変換された
後、回線交換回路６４にて接続変更される。この接続変
更後の直列データＳＤＡＴｊ´（ｊ＝１〜ｍ）が公衆網
インタフェース回路６２にて公衆回線に出力される。
流れを説明する。図６に示すように加入者無線インタフ
ェース回路６１よりｍ本の加入者回線データがｎ個のＣ
ＰＵ１−ｉ（ｉ＝１〜ｎ）に受信入力されている。受信
入力されたデータは各ＣＰＵ１−ｉにて処理された後、
並列データＰＤＴｉ（ｉ＝１〜ｎ）として並列／直列変
換回路（Ｐ／Ｓ変換回路）６３に入力される。ここでｍ
本の直列データＳＤＡＴｊ（ｊ＝１〜ｍ）に変換された
後、回線交換回路６４にて接続変更される。この接続変
更後の直列データＳＤＡＴｊ´（ｊ＝１〜ｍ）が公衆網
インタフェース回路６２にて公衆回線に出力される。
【０００５】なお、公衆網から加入者側へ向う方向のデ
ータは、以上説明した流れの逆の処理が行われた後、加
入者に送信されることになる。その詳細な説明は省略す
る。
ータは、以上説明した流れの逆の処理が行われた後、加
入者に送信されることになる。その詳細な説明は省略す
る。
【０００６】次に、図１中の一点鎖線部分の加入者側か
ら公衆網側へ向う方向の回路構成について以下に動作概
要を説明する。複数のＣＰＵ１−１〜１−ｎから入力さ
れた加入者からの並列データＰＤＴｉは図２のように
「Ｄ１１〜１７」，「Ｄ２１〜２７」…，「ＤＬ１〜Ｌ
７」，「Ｄ´１１〜１７」…となる。このデータＰＤＴ
ｉは一時的にＰ／Ｓ変換回路６３内のバッファに蓄えら
れた後、ｍ本（ｍ＝ｎ×Ｌ）の直列データＳＤＡＴｉ１
〜ＳＤＡＴｉＬとして回路から出力される。
ら公衆網側へ向う方向の回路構成について以下に動作概
要を説明する。複数のＣＰＵ１−１〜１−ｎから入力さ
れた加入者からの並列データＰＤＴｉは図２のように
「Ｄ１１〜１７」，「Ｄ２１〜２７」…，「ＤＬ１〜Ｌ
７」，「Ｄ´１１〜１７」…となる。このデータＰＤＴ
ｉは一時的にＰ／Ｓ変換回路６３内のバッファに蓄えら
れた後、ｍ本（ｍ＝ｎ×Ｌ）の直列データＳＤＡＴｉ１
〜ＳＤＡＴｉＬとして回路から出力される。
【０００７】出力されたＳＤＡＴｉ１〜ＳＤＡＴｉＬは
回線交換回路６４にて任意の回線に接続変更され、この
接続変更後のｍ個直列データが公衆網インタフェース回
路に出力される。なお、ＳＤＡＴ１１〜ＳＤＡＴｎＬで
合計ｍ本のデータを示すものとする。
回線交換回路６４にて任意の回線に接続変更され、この
接続変更後のｍ個直列データが公衆網インタフェース回
路に出力される。なお、ＳＤＡＴ１１〜ＳＤＡＴｎＬで
合計ｍ本のデータを示すものとする。
【０００８】ここで、従来のデータ交換システムについ
てＰ／Ｓ変換回路６３の内部構成を中心に図面を参照し
て説明する。
てＰ／Ｓ変換回路６３の内部構成を中心に図面を参照し
て説明する。
【０００９】まず、図８の回路は、ｎ個のＣＰＵ１−１
〜１−ｎにて処理されたデータを蓄えるための大規模Ｄ
ＵＡＬ ＰＯＲＴ ＲＡＭ（以下、ＤＰＲＡＭ）６３１
を１つ備え、その他にＰ／Ｓ変換部６３２，交換回路６
４１，交換情報転送回路６４２，タイミング生成回路
（Ｔｉｍｉｎｇ ＧＥＮ）６３３を各１つ備えている。
また、加えて各ＣＰＵのバス調停を行うバス調停回路６
３４を備えている。なお、同図において図６と同等部分
は同一符号により示されている。
〜１−ｎにて処理されたデータを蓄えるための大規模Ｄ
ＵＡＬ ＰＯＲＴ ＲＡＭ（以下、ＤＰＲＡＭ）６３１
を１つ備え、その他にＰ／Ｓ変換部６３２，交換回路６
４１，交換情報転送回路６４２，タイミング生成回路
（Ｔｉｍｉｎｇ ＧＥＮ）６３３を各１つ備えている。
また、加えて各ＣＰＵのバス調停を行うバス調停回路６
３４を備えている。なお、同図において図６と同等部分
は同一符号により示されている。
【００１０】ここで、ＤＰＲＡＭ６３１は、ｎ個のＣＰ
Ｕ１−１〜１−ｎからの並列データを蓄えるｍ個のエリ
ア（記憶領域）を持ち、ＣＰＵ側及びＰ／Ｓ変換部側の
両方にデータの蓄積及び取出し（書込み及び読出し）が
可能なポートを備える。
Ｕ１−１〜１−ｎからの並列データを蓄えるｍ個のエリ
ア（記憶領域）を持ち、ＣＰＵ側及びＰ／Ｓ変換部側の
両方にデータの蓄積及び取出し（書込み及び読出し）が
可能なポートを備える。
【００１１】Ｐ／Ｓ変換部６３２は、入力された並列デ
ータをタイミング生成回路６３３から指定されたタイミ
ング信号ＴＩＭのタイミングで直列データに変換する機
能を持つ。
ータをタイミング生成回路６３３から指定されたタイミ
ング信号ＴＩＭのタイミングで直列データに変換する機
能を持つ。
【００１２】タイミング生成回路６３３は、一定周期で
並列データから直列データへの変換を行うためのタイミ
ング信号ＴＩＭを生成する。
並列データから直列データへの変換を行うためのタイミ
ング信号ＴＩＭを生成する。
【００１３】交換回路６４１は、入力された直列データ
を交換情報ＸＣに従い指定の公衆回線に接続する機能を
持つ。
を交換情報ＸＣに従い指定の公衆回線に接続する機能を
持つ。
【００１４】交換情報転送回路６４２は、上位系からの
交換情報ＸＣを決められたタイミングで交換回路６４１
へ転送する機能を持つ。
交換情報ＸＣを決められたタイミングで交換回路６４１
へ転送する機能を持つ。
【００１５】バス調停回路６３４は、ｎ個のＣＰＵ１−
１〜１−ｎからの並列データの蓄積要求を調停し、バス
上のデータ同士の衝突を回避する機能を持つ。
１〜１−ｎからの並列データの蓄積要求を調停し、バス
上のデータ同士の衝突を回避する機能を持つ。
【００１６】なお、図中のＤＢＵＳはデータバス，ＡＤ
Ｄはアドレス，ＰＤＴは並列データ，ＰＡＤはパラレル
アドレス，ＲＱ１〜ＲＱｎはバスの占有要求，ＡＫ１〜
ＡＫｎは使用許可である。
Ｄはアドレス，ＰＤＴは並列データ，ＰＡＤはパラレル
アドレス，ＲＱ１〜ＲＱｎはバスの占有要求，ＡＫ１〜
ＡＫｎは使用許可である。
【００１７】かかる構成からなる回路の動作について図
９のタイムチャートを参照して説明する。同図におい
て、ｎ個のＣＰＵ１−１〜１−ｎは自己のデータ処理が
完了した時点でバス調停回路６３４にＤＰＲＡＭ６３１
のデータバスＤＢＵＳの占有要求ＲＱ１〜ＲＱｎを出力
する。これら占有要求ＲＱ１〜ＲＱｎを受信したバス調
停回路６３４は要求のあった順にデータＤＢＵＳの使用
許可ＡＫ１〜ＡＫｎを各ＣＰＵへ通知する。この許可を
受けたＣＰＵのみが処理したデータをデータバスＤＢＵ
Ｓを介して送出し、ＤＰＲＡＭ６３１に蓄積する。蓄積
が完了したデータはｍ本の回線毎にタイミング生成回路
６３３からのタイミング信号ＴＩＭに同期した形でＰ／
Ｓ変換部６３２から発生されるアドレスＰＡＤに従いデ
ータＰＤＴとして取出され、そのデータの並列／直列変
換が行われる。Ｐ／Ｓ変換部６３２で直列データに変換
されたｍ本のデータは交換情報転送回路６４２からの接
続先指定を示す交換情報ＸＣに従い交換回路にて回線交
換されＳＤＡＴ１´〜ＳＤＡＴｍ´として公衆回線側に
伝送される。
９のタイムチャートを参照して説明する。同図におい
て、ｎ個のＣＰＵ１−１〜１−ｎは自己のデータ処理が
完了した時点でバス調停回路６３４にＤＰＲＡＭ６３１
のデータバスＤＢＵＳの占有要求ＲＱ１〜ＲＱｎを出力
する。これら占有要求ＲＱ１〜ＲＱｎを受信したバス調
停回路６３４は要求のあった順にデータＤＢＵＳの使用
許可ＡＫ１〜ＡＫｎを各ＣＰＵへ通知する。この許可を
受けたＣＰＵのみが処理したデータをデータバスＤＢＵ
Ｓを介して送出し、ＤＰＲＡＭ６３１に蓄積する。蓄積
が完了したデータはｍ本の回線毎にタイミング生成回路
６３３からのタイミング信号ＴＩＭに同期した形でＰ／
Ｓ変換部６３２から発生されるアドレスＰＡＤに従いデ
ータＰＤＴとして取出され、そのデータの並列／直列変
換が行われる。Ｐ／Ｓ変換部６３２で直列データに変換
されたｍ本のデータは交換情報転送回路６４２からの接
続先指定を示す交換情報ＸＣに従い交換回路にて回線交
換されＳＤＡＴ１´〜ＳＤＡＴｍ´として公衆回線側に
伝送される。
【００１８】なお、交換回路６４１では、図１０に示さ
れているように交換処理が行われるものとする。すなわ
ち、入線側のデータＤ１，Ｄ２，Ｄｍを出線側のデータ
Ｄ１´，Ｄ２´，Ｄｍ´に交換するのである。このと
き、データＤ１´＝データＤｍ，データＤ２´＝データ
Ｄ１，データＤｍ´＝データＤ２である。
れているように交換処理が行われるものとする。すなわ
ち、入線側のデータＤ１，Ｄ２，Ｄｍを出線側のデータ
Ｄ１´，Ｄ２´，Ｄｍ´に交換するのである。このと
き、データＤ１´＝データＤｍ，データＤ２´＝データ
Ｄ１，データＤｍ´＝データＤ２である。
【００１９】一方、図１１の従来回路は、各ＣＰＵ１−
１〜１−ｎに対応してデータバッファ２−１〜２−ｎを
設け、その他は図８の回路と同様に、Ｐ／Ｓ変換部６３
２，タイミング生成回路６３３，交換回路６４１，交換
情報転送回路６４２を備えている。
１〜１−ｎに対応してデータバッファ２−１〜２−ｎを
設け、その他は図８の回路と同様に、Ｐ／Ｓ変換部６３
２，タイミング生成回路６３３，交換回路６４１，交換
情報転送回路６４２を備えている。
【００２０】データバッファ２−１〜２−ｎは、対応す
るＣＰＵ１−１〜１−ｎから入力される並列データを一
時的に蓄積し、Ｐ／Ｓ変換部６３２の指定するタイミン
グを取出せるようにするためのメモリである。なお図中
のＤＢＵＳ１〜ＤＢＵＳｎはデータバス，ＡＤＤ１〜Ａ
ＤＤｎはアドレスバス，ＰＤＴ１〜ＰＤＴｎは並列デー
タである。
るＣＰＵ１−１〜１−ｎから入力される並列データを一
時的に蓄積し、Ｐ／Ｓ変換部６３２の指定するタイミン
グを取出せるようにするためのメモリである。なお図中
のＤＢＵＳ１〜ＤＢＵＳｎはデータバス，ＡＤＤ１〜Ａ
ＤＤｎはアドレスバス，ＰＤＴ１〜ＰＤＴｎは並列デー
タである。
【００２１】かかる構成からなる回路の動作について図
１２のタイムチャートを参照して説明する。
１２のタイムチャートを参照して説明する。
【００２２】同図において、ｎ個のＣＰＵは自己のデー
タ処理が完了した時点で順次バッファ２−１〜２−ｎに
データバスＤＢＵＳ１〜ＤＢＵＳｎを介し、アドレスバ
スＡＤＤ１〜ＡＤＤｎによるアドレスの指定によりデー
タを蓄積する。蓄積された並列データＰＤＴ１〜ＰＤＴ
ｎはｍ本の回線毎にタイミング生成回路６３３からのタ
イミング信号ＴＩＭに同期した形でＰ／Ｓ変換部６３２
に取込まれ、並列／直列変換が行われる。
タ処理が完了した時点で順次バッファ２−１〜２−ｎに
データバスＤＢＵＳ１〜ＤＢＵＳｎを介し、アドレスバ
スＡＤＤ１〜ＡＤＤｎによるアドレスの指定によりデー
タを蓄積する。蓄積された並列データＰＤＴ１〜ＰＤＴ
ｎはｍ本の回線毎にタイミング生成回路６３３からのタ
イミング信号ＴＩＭに同期した形でＰ／Ｓ変換部６３２
に取込まれ、並列／直列変換が行われる。
【００２３】直列変換されたｍ本のデータは交換情報伝
送回路６４２からの接続先を示す交換情報ＸＣに従い交
換回路６４１にて回線交換され直列データＳＤＡＴ１´
〜ＳＤＡＴｍ´として公衆回線側に伝送される。なお、
交換回路６４１は、図８及び図９の場合と同様に、図１
０に示されているように交換処理を行うものとする。
送回路６４２からの接続先を示す交換情報ＸＣに従い交
換回路６４１にて回線交換され直列データＳＤＡＴ１´
〜ＳＤＡＴｍ´として公衆回線側に伝送される。なお、
交換回路６４１は、図８及び図９の場合と同様に、図１
０に示されているように交換処理を行うものとする。
【００２４】
【発明が解決しようとする課題】上述した従来技術の問
題点を夫々説明する。
題点を夫々説明する。
【００２５】まず図８の回路においては、処理したデー
タをＤＰＲＡＭへ転送する際、独立したデータバスを用
いていない。このためデータ転送は各ＣＰＵ毎に時分割
に行われ、データ量（ＣＰＵ数）が増大すると転送時間
が膨大になるという欠点がある。また、バス調停回路が
必要となるため専用回路が必要となり回路規模の面で不
利になるという欠点がある。さらに、回線交換を行う関
係から交換回路を有しているので、回線数の増大に伴い
回路規模が増大し、ここでも規模的に不利になるという
欠点がある。
タをＤＰＲＡＭへ転送する際、独立したデータバスを用
いていない。このためデータ転送は各ＣＰＵ毎に時分割
に行われ、データ量（ＣＰＵ数）が増大すると転送時間
が膨大になるという欠点がある。また、バス調停回路が
必要となるため専用回路が必要となり回路規模の面で不
利になるという欠点がある。さらに、回線交換を行う関
係から交換回路を有しているので、回線数の増大に伴い
回路規模が増大し、ここでも規模的に不利になるという
欠点がある。
【００２６】次に図１１の回路においては、ＣＰＵ毎に
独立したバッファを持つために処理データの転送に時間
的ロスは発生しない反面、ＣＰＵの処理単位（前述した
Ｌ）次第ではバッファの規模が増大し、専用回路の規模
の面で不利になるという欠点がある。また、この専用バ
ッファ回路の代わりにＤＰＲＡＭを用いる回路構成も考
えられる。しかし、かかる場合、Ｐ／Ｓ変換回路からの
アドレス線をＣＰＵ毎に設ける必要（図８のアドレスＰ
ＡＤと同様のものがｎ本必要）があり、回路構成上信号
本数の面で困難が考えられる。さらに、図８の回路と同
様に交換回路を有しているので、回線数が増大すると専
用回路の規模が大きくなるという欠点がある。
独立したバッファを持つために処理データの転送に時間
的ロスは発生しない反面、ＣＰＵの処理単位（前述した
Ｌ）次第ではバッファの規模が増大し、専用回路の規模
の面で不利になるという欠点がある。また、この専用バ
ッファ回路の代わりにＤＰＲＡＭを用いる回路構成も考
えられる。しかし、かかる場合、Ｐ／Ｓ変換回路からの
アドレス線をＣＰＵ毎に設ける必要（図８のアドレスＰ
ＡＤと同様のものがｎ本必要）があり、回路構成上信号
本数の面で困難が考えられる。さらに、図８の回路と同
様に交換回路を有しているので、回線数が増大すると専
用回路の規模が大きくなるという欠点がある。
【００２７】なお、特開平４―２５２３４５号公報や特
開平６―５４０２２号公報には、ＤＰＲＡＭを介してデ
ータの受け渡しをする技術が記載されているが、かかる
技術によっては上述した従来技術に欠点を解決すること
はできない。
開平６―５４０２２号公報には、ＤＰＲＡＭを介してデ
ータの受け渡しをする技術が記載されているが、かかる
技術によっては上述した従来技術に欠点を解決すること
はできない。
【００２８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は専用回路の規
模を抑え、回路全体の規模を低く抑えることのできるデ
ータ交換システムを提供することである。
るためになされたものであり、その目的は専用回路の規
模を抑え、回路全体の規模を低く抑えることのできるデ
ータ交換システムを提供することである。
【００２９】
【課題を達成するための手段】本発明によるデータ交換
システムは、回線数１〜Ｎ（Ｎは２以上の整数）に対応
して設けられた１〜Ｎの制御回路から送出されるデータ
を回線交換情報に応じて所定の回線に出力する交換処理
を行う回線交換システムであって、前記複数の制御回路
夫々に対応して設けられ対応する制御回路から送出され
るデータを前記回線に対応する＃１〜＃Ｎからなる記憶
領域のいずれかに記憶する１〜Ｎのメモリと、前記回線
交換情報に応じて前記データを書き込むべき領域を前記
複数の制御回路夫々に対して指定する指定手段と、この
指定された記憶領域に書き込まれたデータを回線１から
順に回線Ｎまで或いは回線Ｎから順に回線１まで前記回
線交換情報に基づき前記１〜Ｎのいすれかのメモリに対
して該当する前記＃１〜＃Ｎの記憶領域から読み出す読
出し手段とを含むことを特徴とする。
システムは、回線数１〜Ｎ（Ｎは２以上の整数）に対応
して設けられた１〜Ｎの制御回路から送出されるデータ
を回線交換情報に応じて所定の回線に出力する交換処理
を行う回線交換システムであって、前記複数の制御回路
夫々に対応して設けられ対応する制御回路から送出され
るデータを前記回線に対応する＃１〜＃Ｎからなる記憶
領域のいずれかに記憶する１〜Ｎのメモリと、前記回線
交換情報に応じて前記データを書き込むべき領域を前記
複数の制御回路夫々に対して指定する指定手段と、この
指定された記憶領域に書き込まれたデータを回線１から
順に回線Ｎまで或いは回線Ｎから順に回線１まで前記回
線交換情報に基づき前記１〜Ｎのいすれかのメモリに対
して該当する前記＃１〜＃Ｎの記憶領域から読み出す読
出し手段とを含むことを特徴とする。
【００３０】また、前記メモリは第１及び第２の記憶エ
リアを有し、前記指定手段は前記第１及び第２の記憶エ
リアを交互に用いて前記領域を指定することとする。さ
らに、前記メモリは第１及び第２のポートを有するデュ
アルポートＲＡＭであり、前記第１のポートを介して前
記制御回路から送出されるデータをメモリに書込み、か
つ、前記第２のポートを介して前記読出し手段によって
データを読出すこととする。
リアを有し、前記指定手段は前記第１及び第２の記憶エ
リアを交互に用いて前記領域を指定することとする。さ
らに、前記メモリは第１及び第２のポートを有するデュ
アルポートＲＡＭであり、前記第１のポートを介して前
記制御回路から送出されるデータをメモリに書込み、か
つ、前記第２のポートを介して前記読出し手段によって
データを読出すこととする。
【００３１】要するに本データ交換システムは、ＣＰＵ
夫々に対応してメモリを設け、交換情報に応じてデータ
を書込むべき領域をＣＰＵ夫々に対して指定し、この指
定された領域に書込まれたデータを読出しているのであ
る。こうすることにより、専用回路の規模を抑えること
ができると共に、交換回路が不要になるので、回路全体
の規模を低く抑えることができるのである。
夫々に対応してメモリを設け、交換情報に応じてデータ
を書込むべき領域をＣＰＵ夫々に対して指定し、この指
定された領域に書込まれたデータを読出しているのであ
る。こうすることにより、専用回路の規模を抑えること
ができると共に、交換回路が不要になるので、回路全体
の規模を低く抑えることができるのである。
【００３２】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３３】図２は本発明によるデータ交換システムの
実施の一形態を示すブロック図である。同図において、
図６〜図１２と同等部分は同一符号により示されてお
り、その部分の詳細な説明は省略する。
実施の一形態を示すブロック図である。同図において、
図６〜図１２と同等部分は同一符号により示されてお
り、その部分の詳細な説明は省略する。
【００３４】図において、本実施形態によるデータ交換
システムが従来のシステムと異なる点は、回線交換回路
を削除し、その代わりに各ＣＰＵ１−１〜１−ｎに交換
情報を転送するようにした点である。そして、各ＣＰＵ
１−１〜１−ｎに対応してＤＰＲＡＭ２−１〜２−ｎを
設け、タイミング生成回路４から各ＤＰＲＡＭ２−１〜
２−ｎに対して選択信号ＳＥＬ１〜ＳＥＬｎを出力して
制御を行うこととしている。
システムが従来のシステムと異なる点は、回線交換回路
を削除し、その代わりに各ＣＰＵ１−１〜１−ｎに交換
情報を転送するようにした点である。そして、各ＣＰＵ
１−１〜１−ｎに対応してＤＰＲＡＭ２−１〜２−ｎを
設け、タイミング生成回路４から各ＤＰＲＡＭ２−１〜
２−ｎに対して選択信号ＳＥＬ１〜ＳＥＬｎを出力して
制御を行うこととしている。
【００３５】すなわち、本システムは、専用回路の増
大，回路規模の困難性等の克服のために以下の回路構成
を採っている。 （１）各ＣＰＵの処理データを蓄積するために、ＣＰＵ
毎にＤＰＲＡＭを搭載している。 （２）回線交換回路を削除し、交換情報を各ＣＰＵへ転
送する機能を追加している。 （３）タイミング生成回路にて各ＣＰＵからＤＰＲＡＭ
へのアクセスを監視する機能を追加している。 （４）ＤＰＲＡＭの公衆網側のポートは共通バスにてＰ
／Ｓ変換部５と接続している。
大，回路規模の困難性等の克服のために以下の回路構成
を採っている。 （１）各ＣＰＵの処理データを蓄積するために、ＣＰＵ
毎にＤＰＲＡＭを搭載している。 （２）回線交換回路を削除し、交換情報を各ＣＰＵへ転
送する機能を追加している。 （３）タイミング生成回路にて各ＣＰＵからＤＰＲＡＭ
へのアクセスを監視する機能を追加している。 （４）ＤＰＲＡＭの公衆網側のポートは共通バスにてＰ
／Ｓ変換部５と接続している。
【００３６】このような構成を採ることにより専用回路
が増大する最大要因となる交換回路を削除しているので
ある。そして、回路構成上信号本数の面で困難となるＤ
ＰＲＡＭとＰ／Ｓ変換部との間の接続信号（アドレス）
数を、共通バスを用いることで削減しているのである。
が増大する最大要因となる交換回路を削除しているので
ある。そして、回路構成上信号本数の面で困難となるＤ
ＰＲＡＭとＰ／Ｓ変換部との間の接続信号（アドレス）
数を、共通バスを用いることで削減しているのである。
【００３７】ここで、各ＣＰＵに接続されているＤＰＲ
ＡＭ２−ｉ（ｉ＝１〜ｎ）の内部エリアは図９のように
Ａ／Ｂ２つの面で構成され、さらに各面は加入者データ
Ｄ１〜Ｄｍを記憶すべく、回線数ｍに対応してｍ個のエ
リアに分かれている。そして、これら面Ａ／Ｂを交互に
用いるのである。
ＡＭ２−ｉ（ｉ＝１〜ｎ）の内部エリアは図９のように
Ａ／Ｂ２つの面で構成され、さらに各面は加入者データ
Ｄ１〜Ｄｍを記憶すべく、回線数ｍに対応してｍ個のエ
リアに分かれている。そして、これら面Ａ／Ｂを交互に
用いるのである。
【００３８】また、交換情報転送回路３は予め交換情報
ＸＣ１〜ＸＣｎ（マトリックステーブル）が上位系から
通知され、これを各ＣＰＵに通知する。従って、各ＣＰ
ＵはＤＰＲＡＭの記憶領域のｍ個のエリア内で自分はど
のエリアにデータを蓄積すべきか判断できる。このこと
から各ＣＰＵは自分の担当するエリアに処理データを蓄
積する。
ＸＣ１〜ＸＣｎ（マトリックステーブル）が上位系から
通知され、これを各ＣＰＵに通知する。従って、各ＣＰ
ＵはＤＰＲＡＭの記憶領域のｍ個のエリア内で自分はど
のエリアにデータを蓄積すべきか判断できる。このこと
から各ＣＰＵは自分の担当するエリアに処理データを蓄
積する。
【００３９】一方、タイミング生成回路４では一定の周
期で各ＣＰＵのアクセスするアドレスを監視し、どのＣ
ＰＵが対応するＤＰＲＡＭのどのエリアにアクセスした
かを周期毎に記憶する。そして、タイミング生成回路４
は、次の周期でその結果を基にＤＰＲＡＭの選択信号Ｓ
ＥＬ１〜ＳＥＬｎを発生する。Ｐ／Ｓ変換部５はタイミ
ング生成回路４からのタイミング信号ＴＩＭに同期して
アドレスを発生し、並列データを読込んで直列データに
変換して順次出力する。
期で各ＣＰＵのアクセスするアドレスを監視し、どのＣ
ＰＵが対応するＤＰＲＡＭのどのエリアにアクセスした
かを周期毎に記憶する。そして、タイミング生成回路４
は、次の周期でその結果を基にＤＰＲＡＭの選択信号Ｓ
ＥＬ１〜ＳＥＬｎを発生する。Ｐ／Ｓ変換部５はタイミ
ング生成回路４からのタイミング信号ＴＩＭに同期して
アドレスを発生し、並列データを読込んで直列データに
変換して順次出力する。
【００４０】以上のような一連の動作により交換回路を
設けなくても加入者データを交換網側に回線交換して渡
すことができるのである。
設けなくても加入者データを交換網側に回線交換して渡
すことができるのである。
【００４１】かかる構成において、図示せぬ上位装置か
ら送られてくるデータはｎ個のＣＰＵ１−１〜１−ｎに
て回線毎（ｎ×Ｌ＝ｍ）にデータ処理される。処理され
たデータは交換情報転送回路３から予め通知された交換
情報ＸＣ１〜ＸＣｎに従い、データバスＤＢＵＳ１〜Ｄ
ＢＵＳｎ及びアドレスバスＡＤＤ１〜ＡＤＤｎを介して
夫々のＤＰＲＡＭ２−１〜２−ｎのｍ個のエリアの指定
された箇所に蓄積される。
ら送られてくるデータはｎ個のＣＰＵ１−１〜１−ｎに
て回線毎（ｎ×Ｌ＝ｍ）にデータ処理される。処理され
たデータは交換情報転送回路３から予め通知された交換
情報ＸＣ１〜ＸＣｎに従い、データバスＤＢＵＳ１〜Ｄ
ＢＵＳｎ及びアドレスバスＡＤＤ１〜ＡＤＤｎを介して
夫々のＤＰＲＡＭ２−１〜２−ｎのｍ個のエリアの指定
された箇所に蓄積される。
【００４２】次に、各ＣＰＵ１−１〜１−ｎがどのエリ
アにアクセスしたかを一定周期でタイミング生成回路４
が監視し、ｎ個のＤＰＲＡＭ２−１〜２−ｎのどのエリ
アからＰ／Ｓ変換回路５がデータを取出せば良いかを選
択するための選択信号ＳＥＬ１〜ＳＥＬｎを発生する。
続いて、Ｐ／Ｓ変換部５はタイミング生成回路４から出
力されるタイミング信号ＴＩＭに同期してＤＰＲＡＭ２
−１〜２−２に対してアドレスＰＡＤを出力し、該当す
る回線の並列データＰＤＴを取込む。取込まれたｍ個の
並列データはＰ／Ｓ変換部５でｍ個の直列データに変換
され、回線交換後の直列データＳＤＡＴ１´〜ＳＤＡＴ
ｍ´として出力される。
アにアクセスしたかを一定周期でタイミング生成回路４
が監視し、ｎ個のＤＰＲＡＭ２−１〜２−ｎのどのエリ
アからＰ／Ｓ変換回路５がデータを取出せば良いかを選
択するための選択信号ＳＥＬ１〜ＳＥＬｎを発生する。
続いて、Ｐ／Ｓ変換部５はタイミング生成回路４から出
力されるタイミング信号ＴＩＭに同期してＤＰＲＡＭ２
−１〜２−２に対してアドレスＰＡＤを出力し、該当す
る回線の並列データＰＤＴを取込む。取込まれたｍ個の
並列データはＰ／Ｓ変換部５でｍ個の直列データに変換
され、回線交換後の直列データＳＤＡＴ１´〜ＳＤＡＴ
ｍ´として出力される。
【００４３】次にｎ＝２の場合、つまり２個のＣＰＵ１
−１及び１−２、２個のＤＰＲＡＭ２−１及び２−２を
有するシステムを構築した場合のより具体的な回路構成
について図１等を参照して説明する。図１において、図
２及び図６中の各部と同等部分は同一符号により示され
ている。図１に示されているように、ＣＰＵ１−１に対
応してＤＰＲＡＭ２−１が設けられており、またＣＰＵ
１−２に対応してＤＰＲＡＭ２−２が設けられている。
−１及び１−２、２個のＤＰＲＡＭ２−１及び２−２を
有するシステムを構築した場合のより具体的な回路構成
について図１等を参照して説明する。図１において、図
２及び図６中の各部と同等部分は同一符号により示され
ている。図１に示されているように、ＣＰＵ１−１に対
応してＤＰＲＡＭ２−１が設けられており、またＣＰＵ
１−２に対応してＤＰＲＡＭ２−２が設けられている。
【００４４】ＤＰＲＡＭ２−１及び２−２は上述したよ
うに夫々ｍ個の記憶領域を有しており、ＤＰＲＡＭ２−
１は「１」，「４」，「７」，「８」が付されている記
憶領域に対してデータの書込みを行い、ＤＰＲＡＭ２−
２は「２」，「３」，「５」，「６」が付されている記
憶領域に対してデータの書込みを行うものとする。なお
ＤＰＲＡＭ２−１及び２−２は、共に上述したようにＡ
／Ｂ面の記憶領域を有しているものとし、同図中はその
一方の面が示されているものとする。
うに夫々ｍ個の記憶領域を有しており、ＤＰＲＡＭ２−
１は「１」，「４」，「７」，「８」が付されている記
憶領域に対してデータの書込みを行い、ＤＰＲＡＭ２−
２は「２」，「３」，「５」，「６」が付されている記
憶領域に対してデータの書込みを行うものとする。なお
ＤＰＲＡＭ２−１及び２−２は、共に上述したようにＡ
／Ｂ面の記憶領域を有しているものとし、同図中はその
一方の面が示されているものとする。
【００４５】またアドレス生成回路４は、ＣＰＵ１−１
がアクセスしたアドレスをデコードするアドレスデコー
ダ４１−１と、このデコード結果を記憶するアクセス点
ラッチ４２−１と、ＣＰＵ１−２がアクセスしたアドレ
スをデコードするアドレスデコーダ４１−２と、このデ
コード結果を記憶するアクセス点ラッチ４２−２と、ア
クセス点ラッチ４２−１及び４２−２の記憶内容に応じ
てＤＰＲＡＭ２−１に対する選択信号ＳＥＬ１及びＤＰ
ＲＡＭ２−２に対する選択信号ＳＥＬ２を出力するＤＰ
ＲＡＭ選択信号発生回路４０とを含んで構成されてい
る。
がアクセスしたアドレスをデコードするアドレスデコー
ダ４１−１と、このデコード結果を記憶するアクセス点
ラッチ４２−１と、ＣＰＵ１−２がアクセスしたアドレ
スをデコードするアドレスデコーダ４１−２と、このデ
コード結果を記憶するアクセス点ラッチ４２−２と、ア
クセス点ラッチ４２−１及び４２−２の記憶内容に応じ
てＤＰＲＡＭ２−１に対する選択信号ＳＥＬ１及びＤＰ
ＲＡＭ２−２に対する選択信号ＳＥＬ２を出力するＤＰ
ＲＡＭ選択信号発生回路４０とを含んで構成されてい
る。
【００４６】さらにＰ／Ｓ変換部５は、各ＤＰＲＡＭか
ら読出された並列データを直列データに変換するＰ／Ｓ
回路５１と、このＰ／Ｓ回路５１に対してデータロード
パルス５２１及びＰ／Ｓロードパルス５２２を与えると
共にＤＰＲＡＭ２−１及び２−２にアドレスＰＡＤを与
えるＤＰＲＡＭアドレスカウンタ５２とを含んで構成さ
れている。
ら読出された並列データを直列データに変換するＰ／Ｓ
回路５１と、このＰ／Ｓ回路５１に対してデータロード
パルス５２１及びＰ／Ｓロードパルス５２２を与えると
共にＤＰＲＡＭ２−１及び２−２にアドレスＰＡＤを与
えるＤＰＲＡＭアドレスカウンタ５２とを含んで構成さ
れている。
【００４７】交換情報転送回路３は、図示せぬ上位装置
から与えられる交換情報をＣＰＵ１−１，ＣＰＵ１−２
に夫々通知する。本例では、ＣＰＵ１−１が処理したデ
ータをＤＰＲＡＭ２−１の「１」，「４」，「７」，
「８」が付されている記憶領域のうちのどの記憶領域に
書込むのかを通知する。また同時に、ＣＰＵ１−２が処
理したデータをＤＰＲＡＭ２−２の「２」，「３」，
「５」，「６」が付されている記憶領域のうちのどの記
憶領域に書込むのかを通知する。
から与えられる交換情報をＣＰＵ１−１，ＣＰＵ１−２
に夫々通知する。本例では、ＣＰＵ１−１が処理したデ
ータをＤＰＲＡＭ２−１の「１」，「４」，「７」，
「８」が付されている記憶領域のうちのどの記憶領域に
書込むのかを通知する。また同時に、ＣＰＵ１−２が処
理したデータをＤＰＲＡＭ２−２の「２」，「３」，
「５」，「６」が付されている記憶領域のうちのどの記
憶領域に書込むのかを通知する。
【００４８】ここで、図１中のアクセス点ラッチの構成
について図４を参照して説明する。図４において、アク
セス点ラッチ４２−１は、アドレスデコーダ４１−１の
デコード出力ｄｅｃ１〜ｄｅｃｍに対応して設けられＤ
入力端子がハイレベルに固定されクロック入力端子に対
応するデコード出力が入力されるフリップフロップ４２
１−１〜４２１−ｍと、これらフリップフロップ４２１
−１〜４２１−ｍの出力をラッチするＡ面及びＢ面のｍ
ビットラッチ４２２−Ａ及び４２２−Ｂと、これらｍビ
ットラッチ４２２−１〜４２２−ｍの出力を夫々入力と
するセレクタ（ＳＥＬ）４２３−１〜４２３−ｍと、こ
れらセレクタ４２３−１〜４２３−ｍの出力をラッチす
るｍビットセレクタ４２４とを含んで構成されている。
について図４を参照して説明する。図４において、アク
セス点ラッチ４２−１は、アドレスデコーダ４１−１の
デコード出力ｄｅｃ１〜ｄｅｃｍに対応して設けられＤ
入力端子がハイレベルに固定されクロック入力端子に対
応するデコード出力が入力されるフリップフロップ４２
１−１〜４２１−ｍと、これらフリップフロップ４２１
−１〜４２１−ｍの出力をラッチするＡ面及びＢ面のｍ
ビットラッチ４２２−Ａ及び４２２−Ｂと、これらｍビ
ットラッチ４２２−１〜４２２−ｍの出力を夫々入力と
するセレクタ（ＳＥＬ）４２３−１〜４２３−ｍと、こ
れらセレクタ４２３−１〜４２３−ｍの出力をラッチす
るｍビットセレクタ４２４とを含んで構成されている。
【００４９】また、ＤＰＲＡＭへのアドレスの最上位ビ
ットＡＤＤｍａｘがＡ面とＢ面との切替えのためにｍビ
ットラッチ４２２−Ａ及び４２２−Ｂにクロックとして
入力されている。この場合、Ｂ面であるｍビットラッチ
４２２−Ｂには、ＤＰＲＡＭアドレスカウンタ５２から
出力されるアドレスＰＡＤの最上位ビットＡＤＤｍａｘ
がインバータで反転された後で入力されている。このた
め、アドレスの最上位ビットＡＤＤｍａｘの値に応じて
ｍビットラッチ４２２−Ａと４２２−Ｂとが交互に用い
られるのである。なお、アドレスの最上位ビットＡＤＤ
ｍａｘ以外のアドレスＡＤＤは、選択信号としてｍビッ
トセレクタ４２４に入力される。
ットＡＤＤｍａｘがＡ面とＢ面との切替えのためにｍビ
ットラッチ４２２−Ａ及び４２２−Ｂにクロックとして
入力されている。この場合、Ｂ面であるｍビットラッチ
４２２−Ｂには、ＤＰＲＡＭアドレスカウンタ５２から
出力されるアドレスＰＡＤの最上位ビットＡＤＤｍａｘ
がインバータで反転された後で入力されている。このた
め、アドレスの最上位ビットＡＤＤｍａｘの値に応じて
ｍビットラッチ４２２−Ａと４２２−Ｂとが交互に用い
られるのである。なお、アドレスの最上位ビットＡＤＤ
ｍａｘ以外のアドレスＡＤＤは、選択信号としてｍビッ
トセレクタ４２４に入力される。
【００５０】なお、アクセス点ラッチ４２−２も同様の
構成であり、アドレスデコーダ４１−２のデコード結果
を入力としている。
構成であり、アドレスデコーダ４１−２のデコード結果
を入力としている。
【００５１】図１に戻り、かかる構成からなる本システ
ムの動作について図５をも参照して説明する。図５にお
いて、図１中の各部と同等部分は同一符号により示され
ている。同図には、アドレスの最上位ビットＡＤＤｍａ
ｘと、アドレスの最上位ビットＡＤＤｍａｘ以外のアド
レスＡＤＤと、ＤＰＲＡＭアドレスカウンタ５２から送
出されるデータロードパルス５２１及びＰ／Ｓロードパ
ルス５２２と、アドレスバスＡＤＤ１及びＡＤＤ２上の
各アドレスと、アドレス生成回路４から送出される選択
信号ＳＥＬ１及びＳＥＬ２とが示されている。なお、選
択信号ＳＥＬ１及びＳＥＬ２は、ハイレベルのとき選択
状態、ローレベルのとき非選択状態であるものとする。
ムの動作について図５をも参照して説明する。図５にお
いて、図１中の各部と同等部分は同一符号により示され
ている。同図には、アドレスの最上位ビットＡＤＤｍａ
ｘと、アドレスの最上位ビットＡＤＤｍａｘ以外のアド
レスＡＤＤと、ＤＰＲＡＭアドレスカウンタ５２から送
出されるデータロードパルス５２１及びＰ／Ｓロードパ
ルス５２２と、アドレスバスＡＤＤ１及びＡＤＤ２上の
各アドレスと、アドレス生成回路４から送出される選択
信号ＳＥＬ１及びＳＥＬ２とが示されている。なお、選
択信号ＳＥＬ１及びＳＥＬ２は、ハイレベルのとき選択
状態、ローレベルのとき非選択状態であるものとする。
【００５２】同図に示されているように、ＣＰＵ１−１
及び１−２がＤＰＲＡＭ２−１及び２−２の記憶領域の
Ｂ面をアクセスしてシリアルポートからデータを書込ん
でいる区間においては、ＤＰＲＡＭアドレス発生カウン
タ５２からのアドレスＰＡＤがＤＰＲＡＭ２−１及び２
−２に入力され、アドレスの最上位ビットＡＤＤｍａｘ
の値によってＤＰＲＡＭ２−１及び２−２の記憶領域の
Ａ面からパラレルポートを介してデータが読出される。
一方、ＣＰＵ１−１及び１−２がＤＰＲＡＭ２−１及び
２−２の記憶領域のＡ面をアクセスしてシリアルポート
からデータを書込んでいる区間においては、ＤＰＲＡＭ
アドレス発生カウンタ５２からのアドレスＰＡＤがＤＰ
ＲＡＭ２−１及び２−２に入力され、アドレスの最上位
ビットＡＤＤｍａｘの値によってＤＰＲＡＭ２−１及び
２−２の記憶領域のＢ面からパラレルポートを介してデ
ータが読出される。
及び１−２がＤＰＲＡＭ２−１及び２−２の記憶領域の
Ｂ面をアクセスしてシリアルポートからデータを書込ん
でいる区間においては、ＤＰＲＡＭアドレス発生カウン
タ５２からのアドレスＰＡＤがＤＰＲＡＭ２−１及び２
−２に入力され、アドレスの最上位ビットＡＤＤｍａｘ
の値によってＤＰＲＡＭ２−１及び２−２の記憶領域の
Ａ面からパラレルポートを介してデータが読出される。
一方、ＣＰＵ１−１及び１−２がＤＰＲＡＭ２−１及び
２−２の記憶領域のＡ面をアクセスしてシリアルポート
からデータを書込んでいる区間においては、ＤＰＲＡＭ
アドレス発生カウンタ５２からのアドレスＰＡＤがＤＰ
ＲＡＭ２−１及び２−２に入力され、アドレスの最上位
ビットＡＤＤｍａｘの値によってＤＰＲＡＭ２−１及び
２−２の記憶領域のＢ面からパラレルポートを介してデ
ータが読出される。
【００５３】アドレスの最上位ビットＡＤＤｍａｘ以外
のアドレスＡＤＤは、「１」，「２」，「３」，
「４」，…，「ｍ」と順次変化し、この変化するアドレ
スＡＤＤと同時にデータロードパルス５２１がＰ／Ｓ回
路５１に入力される。そして、ＣＰＵ１−１及び１−２
がＤＰＲＡＭ２−１及び２−２のアクセスする記憶領域
を切替えるタイミングでＰ／Ｓロードパルス５２２がＰ
／Ｓ回路５１に入力される。このとき、ＤＰＲＡＭ２−
１，２−２への選択信号ＳＥＬ１，ＳＥＬ２が図示され
ているように変化することにより、図１の斜線で示され
ている領域のみが選択されるのである。
のアドレスＡＤＤは、「１」，「２」，「３」，
「４」，…，「ｍ」と順次変化し、この変化するアドレ
スＡＤＤと同時にデータロードパルス５２１がＰ／Ｓ回
路５１に入力される。そして、ＣＰＵ１−１及び１−２
がＤＰＲＡＭ２−１及び２−２のアクセスする記憶領域
を切替えるタイミングでＰ／Ｓロードパルス５２２がＰ
／Ｓ回路５１に入力される。このとき、ＤＰＲＡＭ２−
１，２−２への選択信号ＳＥＬ１，ＳＥＬ２が図示され
ているように変化することにより、図１の斜線で示され
ている領域のみが選択されるのである。
【００５４】以上のように各アドレスや信号が出力され
ることにより、ＤＰＲＡＭ２−１及び２−２からＰ／Ｓ
変換部５に並列データが入力され、直列データに変換さ
れて出力されるのである。
ることにより、ＤＰＲＡＭ２−１及び２−２からＰ／Ｓ
変換部５に並列データが入力され、直列データに変換さ
れて出力されるのである。
【００５５】要するに本システムでは、従来システムに
おいて設けられていた回線交換回路やバス調停回路を削
除し、その代わりに交換情報に応じてデータを書込むべ
き領域を指定して交換処理を行っているのである。こう
することにより、たとえ回線数が増大しても回路全体の
規模を低く抑えることができるのである。また、データ
を記憶するためのメモリを２つの記憶領域に分け、それ
らをデータ書込み動作及びデータ読出し動作に交互に用
いることにより、効率良く交換処理を行うことができる
のである。
おいて設けられていた回線交換回路やバス調停回路を削
除し、その代わりに交換情報に応じてデータを書込むべ
き領域を指定して交換処理を行っているのである。こう
することにより、たとえ回線数が増大しても回路全体の
規模を低く抑えることができるのである。また、データ
を記憶するためのメモリを２つの記憶領域に分け、それ
らをデータ書込み動作及びデータ読出し動作に交互に用
いることにより、効率良く交換処理を行うことができる
のである。
【００５６】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００５７】（４）前記第１のポートはシリアルポート
であり、前記第２のポートはパラレルポートであること
を特徴とする請求項３記載のデータ交換システム。
であり、前記第２のポートはパラレルポートであること
を特徴とする請求項３記載のデータ交換システム。
【００５８】（５）前記制御回路は、ＣＰＵであること
を特徴とする請求項１〜４のいずれかに記載のデータ交
換システム。
を特徴とする請求項１〜４のいずれかに記載のデータ交
換システム。
【００５９】
【発明の効果】以上説明したように本発明は、制御回路
夫々に対応してメモリを設け、交換情報に応じてデータ
を書込むべき領域を制御回路夫々に対して指定し、この
指定された領域に書込まれたデータを読出すことによ
り、専用回路の規模を抑えることができると共に、交換
回路が不要になるので、回路全体の規模を低く抑えるこ
とができるという効果がある。またメモリを２つの記憶
領域に分け、それらをデータ書込み動作及びデータ読出
し動作に交互に用いることにより、効率良く交換処理を
行うことができるという効果がある。
夫々に対応してメモリを設け、交換情報に応じてデータ
を書込むべき領域を制御回路夫々に対して指定し、この
指定された領域に書込まれたデータを読出すことによ
り、専用回路の規模を抑えることができると共に、交換
回路が不要になるので、回路全体の規模を低く抑えるこ
とができるという効果がある。またメモリを２つの記憶
領域に分け、それらをデータ書込み動作及びデータ読出
し動作に交互に用いることにより、効率良く交換処理を
行うことができるという効果がある。
【図１】本発明の実施の一形態によるデータ交換システ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】図１のデータ交換システムの概略構成を示すブ
ロック図である。
ロック図である。
【図３】図１及び図２中のＤＰＲＡＭの構成を示す図で
ある。
ある。
【図４】図１中のタイミング生成回路内のアクセス点ラ
ッチのより詳細な構成を示す図である。
ッチのより詳細な構成を示す図である。
【図５】図１のデータ交換システムの動作を示すタイム
チャートである。
チャートである。
【図６】データ交換システムを含む移動基地局の構成を
示すブロック図である。
示すブロック図である。
【図７】図６のデータ交換システムの動作を示すタイム
チャートである。
チャートである。
【図８】従来のデータ交換システムの構成例を示すブロ
ック図である。
ック図である。
【図９】図８のデータ交換システムの動作を示すタイム
チャートである。
チャートである。
【図１０】交換回路による交換処理の例を示す図であ
る。
る。
【図１１】従来のデータ交換システムの他の構成例を示
すブロック図である。
すブロック図である。
【図１２】図１１のデータ交換システムの動作を示すタ
イムチャートである。
イムチャートである。
１−１〜１−ｎ ＣＰＵ ２−１〜２−ｎ ＤＰＲＡＭ ３ 交換情報転送回路 ４ タイミング生成回路 ５ Ｐ／Ｓ変換部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 7/24 - 7/26 102 H04Q 7/00 - 7/38 H04Q 11/04 H04Q 3/545
Claims (3)
- 【請求項１】回線数１〜Ｎ（Ｎは２以上の整数）に対応
して設けられた１〜Ｎの制御回路から送出されるデータ
を回線交換情報に応じて所定の回線に出力する交換処理
を行う回線交換システムであって、前記複数の制御回路
夫々に対応して設けられ対応する制御回路から送出され
るデータを前記回線に対応する＃１〜＃Ｎからなる記憶
領域のいずれかに記憶する１〜Ｎのメモリと、前記回線
交換情報に応じて前記データを書き込むべき領域を前記
複数の制御回路夫々に対して指定する指定手段と、この
指定された記憶領域に書き込まれたデータを回線１から
順に回線Ｎまで或いは回線Ｎから順に回線１まで前記回
線交換情報に基づき前記１〜Ｎのいすれかのメモリに対
して該当する前記＃１〜＃Ｎの記憶領域から読み出す読
出し手段とを含むことを特徴とするデータ交換システ
ム。 - 【請求項２】及び第２の記憶エリアを交互に用いて前記
領域を指定することを特徴とする請求項１記載のデータ
交換システム。 - 【請求項３】前記メモリは第１及び第２のポートを有す
るデュアルポートＲＡＭであり、前記第１のポートを介
して前記制御回路から送出されるデータが書き込まれ、
かつ、前記第２のポートを介して前記読み出し手段によ
ってデータが読み出されることを特徴とする請求項１又
は２記載のデータ交換システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7486097A JP3196107B2 (ja) | 1997-03-27 | 1997-03-27 | データ交換システム |
| EP19980105445 EP0868046A3 (en) | 1997-03-27 | 1998-03-25 | Data exchange system and method of data exchange |
| US09/049,964 US6751201B1 (en) | 1997-03-27 | 1998-03-27 | Data exchange system and method of data exchange |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7486097A JP3196107B2 (ja) | 1997-03-27 | 1997-03-27 | データ交換システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10271551A JPH10271551A (ja) | 1998-10-09 |
| JP3196107B2 true JP3196107B2 (ja) | 2001-08-06 |
Family
ID=13559510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7486097A Expired - Fee Related JP3196107B2 (ja) | 1997-03-27 | 1997-03-27 | データ交換システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6751201B1 (ja) |
| EP (1) | EP0868046A3 (ja) |
| JP (1) | JP3196107B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507732B1 (en) * | 1999-09-14 | 2003-01-14 | Lucent Technologies Inc. | Dynamic path gain compensation for radios in wireless communication systems |
| KR20030053891A (ko) * | 2001-12-24 | 2003-07-02 | 엘지전자 주식회사 | 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치 |
| JP4396657B2 (ja) * | 2006-03-16 | 2010-01-13 | ソニー株式会社 | 通信装置及び送信制御方法及び送信制御プログラム |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4096568A (en) * | 1976-09-24 | 1978-06-20 | Sperry Rand Corporation | Virtual address translator |
| JPS5350908A (en) * | 1976-10-20 | 1978-05-09 | Sanyo Electric Co Ltd | Broadcast receiving memory unit |
| US4156906A (en) * | 1977-11-22 | 1979-05-29 | Honeywell Information Systems Inc. | Buffer store including control apparatus which facilitates the concurrent processing of a plurality of commands |
| FR2503513A1 (fr) * | 1981-04-03 | 1982-10-08 | Cit Alcatel | Autocommutateur temporel a commande repartie |
| US4520477A (en) * | 1983-06-27 | 1985-05-28 | At&T Bell Laboratories | Control information communication arrangement for a time division switching system |
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Non-Patent Citations (1)
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|---|
| "デイジタル電話交換"、秋山稔、五嶋一彦、島崎誠彦著、産業図書株式会社第２１頁、第２２頁、メッセージ交換方式の項、昭和６１年４月発行 |
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