KR20030053891A - 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치 - Google Patents

Abstract

본 발명은 광전송 유니트와 인터페이스 유니트 사이에서 보호 절체용 신호(K1, K2 바이트)를 주고 받는 경우에 이를 관장하는 프로세서가 인터페이스 유니트내 듀얼포트램에 K1, K2 바이트를 써 주게 되면 두 유니트간의 데이터 전달 포맷과 타이밍에 맞게 변환시켜서 광전송 유니트에 전달되도록 한 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치를 제공하기 위한 것으로, 설정된 주기의 어드레스와 클럭을 생성하여 듀얼포트램의 각 포트에 대한 읽기/쓰기 동작을 제어하기 위한 읽기 제어 수단과; 복수개의 포트를 구비하여 읽기와 쓰기가 동시에 이루어지도록 하며, 프로세스로부터 어드레스와 데이터를 받아 일측 포트에 쓰기 하고, 읽기 제어 수단에 의해 생성된 어드레스와 클럭에 따라 다른 일측 포트에서 메모리 영역의 데이터가 읽혀지도록 하기 위한 듀얼포트램과; 듀얼포트램으로부터 읽혀진 병렬의 데이터를 직렬 데이터로 변환시키기 위한 직병렬 변환 수단을 포함하여 이루어지며, 간단한 방법으로 데이터의 폭과 위상 및 데이터의 순서를 임의로 조절할 수 있다.

Description

듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치 {Apparatus for conversion of data timing and format using dual-port RAM}

본 발명은 전송시스템의 데이터 타이밍 및 포맷 변환 장치에 관한 것으로, 보다 상세하게는 가입자 전송장비의 광전송 유니트(OTRU)와 인터페이스유니트(TSIU) 사이에서 보호 절체용 신호를 주고 받아 두 유니트간의 데이터 전달 포맷과 타이밍에 맞게 변환시키기에 적당하도록 한 듀얼포트램(Dual-Port RAM)을 이용한 데이터 타이밍 및 포맷 변환 장치에 관한 것이다.

일반적으로 동기식 전송 방식은 DS1/DS1E 신호를 다중화하여 155.520Mbps(STM-1) 신호를 생성하여 광전송하고 그 역기능을 수행한다. 동기식디지털계위(SDH) 또는 동기식광네트워크(SONET) 등의 경우에는 프레임의 오버헤드에 K1, K2 바이트를 적재하여 자동보호 절체용으로 사용하게 된다.

도1은 동기식디지털계위(SDH)의 STM-1 프레임 구조를 보인 것으로, K1 및 K2 바이트의 오버헤드내 위치를 보이고 있다.

도2는 광가입자 장비인 FLC-C의 적용 블록도이다.

FLC-C는 가입자에게 기존 PSTN이나 ATM망에서 제공하는 서비스로의 액세스를 제공하는 SDH를 근간으로 하는 ATM 전송장비이다.

도2에 따르면, FLC-C 시스템(110)은 스타형태의 FTTC(Fiber To The Curb) 구조를 갖는 가입자전송장치로서 전화국측에 위치하는 HDT(Host Digital Terminal)(111)와 주거밀집지역에 위치하는 다수의 ONU(Optical Network Unit)(112)로 구성이 되어 광대역서비스를 기본으로 기존의 음성, 공중전화, ISDN 그리고 DS1/DS1E 전용회선까지 수용이 가능한 시스템이다. 하나의 HDT(111)는 최대 16개의 ONU(112)와 접속이 가능하고, 하나의 ONU(112)는 음성급 180회선, 영상서비스급 64회선 그리고 DS1E급 전용회선 8회선의 용량을 가지며, 표준 인터페이스를 수용하여 기존 동선으로 음성과의 통합전송이 가능하다.

ONU(112)는 수요밀집지역에 설치되며, HDT(111)로부터 STM-4 동기식 광신호를 수신하여 음성급신호와 영상신호등으로 역다중화하여 이를 가입자 동선으로 전송하는 기능 및 그 역기능을 수행한다. 음성급 서비스의 경우, 전화국사 내의 교환기측 인터페이스 조건에 따라 DLC(Data Link Control) 및 IDLC(Integrated Digital Loop Carrier) 접속방식을 모두 지원하기 위한 프레임 및 프로토콜처리 기능을 수행한다.

HDT(111)에서 변환된 ATM셀은 셀버스를 통해 해당 광전송 유니트(OTRU)로 전달된 후 이에 연결된 ONU(112)로 광전송된다

광전송 유니트(OTRU)는 STM-1에 대한 1+1 절체 기능을 수행하며, DS1(E) 신호를 STM-1급으로 다중화 및 역다중화 하는 역할을 담당한다. 타임슬롯 인터페이스 유니트(TSIU)는 DS1/DS1E 인터페이스를 담당하는 유니트이다.

그러나 이상 설명한 종래기술의 경우, 광전송 유니트와 타임슬롯 인터페이스 유니트 사이에서 보호 절체용 신호인 K1, K2 바이트를 주고 받을 수 없는 단점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 광전송 유니트와 인터페이스 유니트 사이에서 보호 절체용 신호(K1, K2 바이트)를 주고 받는 경우에 이를 관장하는 프로세서가 인터페이스 유니트내 듀얼포트램에 K1, K2 바이트를 써 주게 되면 두 유니트간의 데이터 전달 포맷과 타이밍에 맞게 변환시켜서 광전송 유니트에 전달되도록 한 듀얼포트램을 이용한 데이터타이밍 및 포맷 변환 장치를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치는, 설정된 주기의 어드레스와 클럭을 생성하여 듀얼포트램의 각 포트에 대한 읽기/쓰기 동작을 제어하기 위한 읽기 제어 수단과; 복수개의 포트를 구비하여 읽기와 쓰기가 동시에 이루어지도록 하며, 프로세스로부터 어드레스와 데이터를 받아 일측 포트에 쓰기 하고, 상기 읽기 제어 수단에 의해 생성된 상기 어드레스와 클럭에 따라 다른 일측 포트에서 메모리 영역의 데이터가 읽혀지도록 하기 위한 듀얼포트램과; 상기 듀얼포트램으로부터 읽혀진 병렬의 데이터를 직렬 데이터로 변환시키기 위한 직병렬 변환 수단을 포함하는 것을 그 특징으로 한다.

도1은 일반적인 동기식디지털계위의 STM-1 프레임 구성도.

도2는 일반적인 가입자 광전송장비의 적용 블록도.

도3은 본 발명의 실시예에 따른 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치의 블록도.

도4는 본 발명의 실시예에 따른 8-카운터 생성시 신호 타이밍도.

도5는 본 발명의 실시예에 따른 직병렬 변환시 신호 타이밍도.

도6은 본 발명의 실시예에 따른 직렬 데이터의 출력을 보인 신호 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

310 : 읽기 제어신호 생성부320 : 듀얼포트램

330 : 직병렬 변환부

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

도3은 본 발명의 실시예에 따른 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치의 블록도이며, 도4는 본 발명의 실시예에 따른 8-카운터 생성시 신호 타이밍도이고, 도5는 본 발명의 실시예에 따른 직병렬 변환시 신호 타이밍도이며, 도6은 본 발명의 실시예에 따른 직렬 데이터의 출력을 보인 신호 타이밍도이다.

도3에 따르면, 본 실시예는 읽기 제어신호 생성부(310), 듀얼포트램(320), 직병렬 변환부(330)를 포함하여 이루어진다. 듀얼포트램(320)은 포트1과 포트2 즉, 2개의 포트를 구비하여 입력과 출력이 동시에 이루어질 수 있는 구조로 되어 있다.

이러한 구성은 기본적으로 듀얼포트램(320)을 사용하기 때문에 두 종류의 어드레스와 데이터가 필요하게 된다.

그 첫번째의 경우, 어드레스와 데이터는 실질적으로 K1, K2 바이트를 메모리에 대해 읽기, 쓰기 하는 프로세서 쪽에서 사용하는 프로세스 어드레스(PROCESS ADDRESS)와 프로세스 쓰기 데이터(PROCESS WRITE DATA)이다.

두번째의 경우, 어드레스와 데이터는 프로세서에서 쓰기한 값을 광전송 유니트에서 읽어갈 수 있게 원하는 타이밍에 맞도록 생성된 프로세스 읽기 어드레스(PROCESS READ DATA)이다.

그리고 특정 어드레스에 읽기한 데이터를 보게 되면 데이터 7번부터 0번까지 병렬로 출력되는데, 이를 광유니트에서 읽기할 수 있는 6M 데이터 폭의 직렬 데이터로 만들어 주어야 한다. 이러한 요건을 만족시키기 위해 읽기 제어신호 생성부(310)에서 생성 어드레스(Generation address)와 생성 클럭(Generation clock)을 출력하여 듀얼포트램의 읽기 제어에 의해 듀얼포트램(320)에서 출력되는 읽기 병렬 데이터(read parallel data)는 직병렬 변환부(330)에 의해 직렬의 데이터로 변환되어진다.

구체적으로 설명하면, 읽기 제어신호 생성부(310)는 프로세스에 의해 듀얼포트램(320)의 포트1에 데이터가 쓰기 되면, 즉시 듀얼포트램(320)의 포트2에서 읽기해 나갈 수 있도록 하기 위해 1280ns 주기의 생성 어드레스(Generation address)와 생성 클럭(Generation clock)을 만들어 낸다. 생성 클럭(Generation clock)은 듀얼포트램(320)의 메모리 읽기/쓰기 동작을 인에이블 시키기 위한 것이다.

즉, 프로세스는 프로세스 어드레스(PROCESS ADDRESS)와 프로세스 데이터를 통해서 듀얼포트램(320)에 랜덤(Random) 엑세스할 수 있게 되고, 프로세스가 쓰기한 데이터는 어드레스 순서대로 생성 클럭(Generation clock)과 생성 어드레스(Generation address)에 맞춰 출력된다. 여기서 1280ns는 8비트의 출력 데이터를 6M 단위의 직렬 데이터로 만들기 위해 필요한 시간에 해당한다.

1280ns 주기의 생성 어드레스(Generation address)와 생생 클럭을 만들어 내는 과정을 보면, 먼저 시스템 클럭과 시스템 프레임 펄스를 이용해서 8-카운터를 만들어 내고 이 8-카운터를 이용해서 90-카운터를 만들어 낸대. 8과 90-카운터로 9-카운터를 만들고 8,9,90-카운터로 64-카운터를 만든 후 8과 64-카운터로 640ns 주기의 클럭과 1280ns 주기의 어드레스를 만들어 낸다. 이러한 방식으로 다시 적용하여 8-카운터를 만들고, 9,90,64-카운터 등을 만들어 내며 이를 통해서 6M 클럭, 640ns 클럭, 및 1280ns 어드레스를 각각 만들어 낸다.

도4는 읽기 제어신호 생성부(310)에서 일예로 8-카운터를 만들어 내는 과정을 보이고 있다.

듀얼포트램(320)은 기본적으로 두 개의 어드레스와 데이터를 이용하여 임의로 1개의 어드레스에 데이터를 쓰기 하고 다른 어드레스로 읽어갈 수 있도록 되어 있다.

그러므로 첫번째 어드레스에 프로세스를 할당하여 프로세스가 임의로 결정된 데이터를 지정된 어드레스에 쓰기하게 되면, 두번째 어드레스에 할당되는 1280ns 주기의 생성 어드레스(Generation address)에 의해 지정된 곳에서 그 값을 읽어 가게 된다.

직병렬 변환부(330)는 듀얼포트램(320)에서 출력되는 8비트의 읽기 병렬 데이터(read parallel data)를 6M 직렬 데이터로 만들어 주는 역할을 한다. 예를 들어 도5에 나타낸 바와 같이, 프로세스가 1번 어드레스에서 3번 어드레스까지 각 55h, aah, f0h(이하, 접미사 'h'는 16진수 표시)를 쓴 경우, 프로세스에 의해 각 어드레스에 쓰기된 해당 데이터가 시스템 프레임 펄스의 위상에 맞추어서 6M 데이터의 폭으로 직렬하게 나가게 된다.

직병렬 변환부(330)에서 이러한 방식의 데이터 출력을 위해 읽기 제어신호 생성부(310)에서 만들어진 카운터들을 사용한다. 즉, 도6에 도시된 바와 같이, 6M 클럭(6M ck)이 이벤트이고 64-카운터가 '000'이면 출력 데이터의 최상위 비트(MSB)인 7번 비트, '001'이면 6번 비트, ...(중략), '111'이면 0번 비트의 순서로 데이터를 출력시키게 된다.

이로써 본 실시예는 듀얼포트램에 쓰기 된 후 읽혀지는 병렬의 데이터를 직렬 데이터로 변환하고 광전송 유니트에 맞도록 6M 타이밍으로 출력할 수 있게 되는 것이다.

이상 설명한 실시예는 본 발명의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 발명이 한정되지 않는다.

본 발명의 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치에 따르면, 간단한 방법으로 데이터의 폭과 위상 및 데이터의 순서를 임의로 조절할 수 있다.

Claims (3)

1. 설정된 주기의 어드레스와 클럭을 생성하여 듀얼포트램의 각 포트에 대한 읽기/쓰기 동작을 제어하기 위한 읽기 제어 수단과;

   복수개의 포트를 구비하여 읽기와 쓰기가 동시에 이루어지도록 하며, 프로세스로부터 어드레스와 데이터를 받아 일측 포트에 쓰기 하고, 상기 읽기 제어 수단에 의해 생성된 상기 어드레스와 클럭에 따라 다른 일측 포트에서 메모리 영역의 데이터가 읽혀지도록 하기 위한 듀얼포트램과;

   상기 듀얼포트램으로부터 읽혀진 병렬의 데이터를 직렬 데이터로 변환시키기 위한 직병렬 변환 수단을 포함하는 것을 특징으로 하는 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치.
2. 제 1항에 있어서,

   상기 읽기 제어 수단에 의해 생성되는 어드레스는 상기 직병렬 변환 수단에서 최종 생성되는 직렬 데이터의 주기 보다 8배 긴 주기를 갖도록 설정되는 것을 특징으로 하는 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치.
3. 제 1항에 있어서,

   상기 읽기 제어 수단은 시스템 클럭과 프레임 펄스를 이용하여 8-카운터를 생성하고, 상기 8-카운터를 이용하여 상기 설정된 주기의 어드레스를 생성하며, 상기 직병렬 변환 수단은 상기 읽기 제어 수단에 의해 생성된 상기 8-카운터로부터 생성된 64-카운터를 이용하여 상기 병렬 데이터의 타이밍을 조절하여 직렬 데이터로 변환시키는 것을 특징으로 하는 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치.