JPH0678016A - フレーム変換回路 - Google Patents
フレーム変換回路Info
- Publication number
- JPH0678016A JPH0678016A JP4137405A JP13740592A JPH0678016A JP H0678016 A JPH0678016 A JP H0678016A JP 4137405 A JP4137405 A JP 4137405A JP 13740592 A JP13740592 A JP 13740592A JP H0678016 A JPH0678016 A JP H0678016A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- timing
- data
- frame conversion
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】入力信号のフレーム構成が複雑になっても、回
路構成を複雑化することなく処理できるようにする。 【構成】フレーム変換部１は、タイミングパルスＳ１に
応じて書き込み読み出しを行って入力信号Ｓｉから所定
のデータを抽出してフレーム変換を行う。デュアルポー
トＲＡＭ部２，３は、独立した入力ポートおよび出力ポ
ートをそれぞれ有し、タイミングパルスＳ１を生成する
ためのタイミングデータＤ１をフレーム毎に交互に記憶
してタイミングパルスを生成する。ＣＰＵ４は、フレー
ム毎にタイミングデータＤ１およびその記憶領域を示す
アドレス信号Ｓ４を生成すると共に、制御信号Ｃ１〜Ｃ
３を生成してデュアルポートＲＡＭ部２，３および選択
部５を制御する。
路構成を複雑化することなく処理できるようにする。 【構成】フレーム変換部１は、タイミングパルスＳ１に
応じて書き込み読み出しを行って入力信号Ｓｉから所定
のデータを抽出してフレーム変換を行う。デュアルポー
トＲＡＭ部２，３は、独立した入力ポートおよび出力ポ
ートをそれぞれ有し、タイミングパルスＳ１を生成する
ためのタイミングデータＤ１をフレーム毎に交互に記憶
してタイミングパルスを生成する。ＣＰＵ４は、フレー
ム毎にタイミングデータＤ１およびその記憶領域を示す
アドレス信号Ｓ４を生成すると共に、制御信号Ｃ１〜Ｃ
３を生成してデュアルポートＲＡＭ部２，３および選択
部５を制御する。
Description
【０００１】
【産業上の利用分野】本発明はフレーム変換回路に関
し、特にマルチフレーム構成の入力信号を受けて各フレ
ーム毎に異なる位置にあるチャンネルを抽出してフレー
ム変換を行うフレーム変換回路に関する。
し、特にマルチフレーム構成の入力信号を受けて各フレ
ーム毎に異なる位置にあるチャンネルを抽出してフレー
ム変換を行うフレーム変換回路に関する。
【０００２】
【従来の技術】図２は従来のフレーム変換回路の一例を
示すブロック図である。このフレーム変換回路は、入力
信号Ｓｉが、例えば図３に示すように、１フレームが８
チャンネルのデータを含み、更に、１マルチフレームが
４つのフレームから構成される場合において、各フレー
ム毎に異なる位置にあるチャンネルを抽出してフレーム
変換を行う場合の回路構成を示している。
示すブロック図である。このフレーム変換回路は、入力
信号Ｓｉが、例えば図３に示すように、１フレームが８
チャンネルのデータを含み、更に、１マルチフレームが
４つのフレームから構成される場合において、各フレー
ム毎に異なる位置にあるチャンネルを抽出してフレーム
変換を行う場合の回路構成を示している。
【０００３】図３の例では、第１フレームから第１，５
チャンネルを抽出し、第２フレームから第２，６チャン
ネルを抽出し、第３フレームから第３，７チャンネルを
抽出し、第４フレームから第４，８チャンネルをそれぞ
れ抽出する場合を示している。
チャンネルを抽出し、第２フレームから第２，６チャン
ネルを抽出し、第３フレームから第３，７チャンネルを
抽出し、第４フレームから第４，８チャンネルをそれぞ
れ抽出する場合を示している。
【０００４】従来のフレーム変換回路では、図２に示し
たように、各フレーム毎に異なるタイミングでデータを
抽出するために、各フレームに対応するタイミングデー
タを予め記憶してタイミングパルスをそれぞれ生成する
４個のＲＯＭ部２１〜２４を設けている。すなわち、１
マルチフレーム内のフレーム数に対応してＲＯＭ部を設
けている。
たように、各フレーム毎に異なるタイミングでデータを
抽出するために、各フレームに対応するタイミングデー
タを予め記憶してタイミングパルスをそれぞれ生成する
４個のＲＯＭ部２１〜２４を設けている。すなわち、１
マルチフレーム内のフレーム数に対応してＲＯＭ部を設
けている。
【０００５】さて、フレーム変換部１は、記憶回路１
１，１２および信号処理回路１３を有しており、図３に
示したように、書き込みタイミングパルスＳ１１，Ｓ１
２に応じて入力信号Ｓｉの各フレームの所定のチャネル
をそれぞれ書き込んだ後、読み出しタイミングパルスＳ
１３に応じて、所定のチャネルを信号Ｓｏ１およびＳｏ
２として読み出し、信号処理回路１３により所定のフレ
ーム変換処理を行って出力信号Ｓｏとして送出する。
１，１２および信号処理回路１３を有しており、図３に
示したように、書き込みタイミングパルスＳ１１，Ｓ１
２に応じて入力信号Ｓｉの各フレームの所定のチャネル
をそれぞれ書き込んだ後、読み出しタイミングパルスＳ
１３に応じて、所定のチャネルを信号Ｓｏ１およびＳｏ
２として読み出し、信号処理回路１３により所定のフレ
ーム変換処理を行って出力信号Ｓｏとして送出する。
【０００６】なお、アドレス発生部２５およびＲＯＭ制
御部２６は、入力信号Ｓｉに同期してアドレス信号Ｓ２
１および制御信号Ｃ２１を送出し、ＲＯＭ部２１〜２４
を制御している。
御部２６は、入力信号Ｓｉに同期してアドレス信号Ｓ２
１および制御信号Ｃ２１を送出し、ＲＯＭ部２１〜２４
を制御している。
【０００７】
【発明が解決しようとする課題】上述した従来のフレー
ム変換回路では、入力信号のフレーム構成が複雑になる
につれてＲＯＭ部の数が増大し、また、このＲＯＭ部を
制御するために回路構成も複雑化するという問題点があ
る。
ム変換回路では、入力信号のフレーム構成が複雑になる
につれてＲＯＭ部の数が増大し、また、このＲＯＭ部を
制御するために回路構成も複雑化するという問題点があ
る。
【０００８】そこで、ＲＯＭの代りにＣＰＵを使用して
制御する方法も考えられるが、入力データとの同期およ
び処理速度等の問題があって実現は困難である。
制御する方法も考えられるが、入力データとの同期およ
び処理速度等の問題があって実現は困難である。
【０００９】本発明の目的は、入力信号のフレーム構成
が複雑になっても、回路構成を複雑化することなく処理
できるフレーム変換回路を提供することにある。
が複雑になっても、回路構成を複雑化することなく処理
できるフレーム変換回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明のフレーム変換回
路は、マルチフレーム構成の入力信号を受けて各フレー
ム毎に異なる位置にあるチャネルを抽出してフレーム変
換を行うフレーム変換回路において、タイミングパルス
に応じて前記入力信号から所定のチャネルを抽出しフレ
ーム変換を行うフレーム変換部と、独立した入力ポート
および出力ポートをそれぞれ有し、前記タイミングパル
スを生成するためのタイミングデータをフレーム毎に交
互に記憶して前記タイミングパルスを出力する２つのデ
ュアルポートＲＡＭ部と、前記タイミングデータおよび
このタイミングデータの記憶領域を示すアドレス信号を
生成すると共に、前記２つのデュアルポートＲＡＭ部を
制御するＣＰＵとを備えて構成されている。
路は、マルチフレーム構成の入力信号を受けて各フレー
ム毎に異なる位置にあるチャネルを抽出してフレーム変
換を行うフレーム変換回路において、タイミングパルス
に応じて前記入力信号から所定のチャネルを抽出しフレ
ーム変換を行うフレーム変換部と、独立した入力ポート
および出力ポートをそれぞれ有し、前記タイミングパル
スを生成するためのタイミングデータをフレーム毎に交
互に記憶して前記タイミングパルスを出力する２つのデ
ュアルポートＲＡＭ部と、前記タイミングデータおよび
このタイミングデータの記憶領域を示すアドレス信号を
生成すると共に、前記２つのデュアルポートＲＡＭ部を
制御するＣＰＵとを備えて構成されている。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例を示すブロック図
である。ここで、フレーム変換部１は、タイミングパル
スＳ１に応じて書き込み読み出しを行って入力信号Ｓｉ
から所定のチャネルを抽出し、フレーム変換を行って出
力信号Ｓｏとして送出する。
である。ここで、フレーム変換部１は、タイミングパル
スＳ１に応じて書き込み読み出しを行って入力信号Ｓｉ
から所定のチャネルを抽出し、フレーム変換を行って出
力信号Ｓｏとして送出する。
【００１３】デュアルポートＲＡＭ部２，３は、独立し
た入力ポートおよび出力ポートをそれぞれ有し、タイミ
ングパルスＳ１を生成するためのタイミングデータを記
憶してタイミングパルスＳ１を送出する。
た入力ポートおよび出力ポートをそれぞれ有し、タイミ
ングパルスＳ１を生成するためのタイミングデータを記
憶してタイミングパルスＳ１を送出する。
【００１４】ＣＰＵ４は、デュアルポートＲＡＭ部２，
３に記憶させるタイミングデータＤ１および記憶領域を
指定するアドレス信号Ｓ４を生成すると共に、制御信号
Ｃ１〜Ｃ３を生成する。
３に記憶させるタイミングデータＤ１および記憶領域を
指定するアドレス信号Ｓ４を生成すると共に、制御信号
Ｃ１〜Ｃ３を生成する。
【００１５】選択部５は、ＣＰＵ４からのアドレス信号
Ｓ４およびアドレス発生部６からのアドレス信号Ｓ５を
受け、制御信号Ｃ３に応じて選択してデュアルポートＲ
ＡＭ部２，３へアドレス信号Ｓ２，Ｓ３として送出す
る。アドレス発生部６は、入力信号Ｓｉに同期してアド
レス信号Ｓ５を発生して送出する。
Ｓ４およびアドレス発生部６からのアドレス信号Ｓ５を
受け、制御信号Ｃ３に応じて選択してデュアルポートＲ
ＡＭ部２，３へアドレス信号Ｓ２，Ｓ３として送出す
る。アドレス発生部６は、入力信号Ｓｉに同期してアド
レス信号Ｓ５を発生して送出する。
【００１６】次に動作を説明する。
【００１７】フレーム変換を行う前の初期設定として、
ＣＰＵ４には、フレーム毎のタイミングデータを生成す
るのに必要な入力信号の情報およびタイミングデータ生
成プログラムを予め入力しておく。
ＣＰＵ４には、フレーム毎のタイミングデータを生成す
るのに必要な入力信号の情報およびタイミングデータ生
成プログラムを予め入力しておく。
【００１８】いま、入力信号Ｓｉが、例えば、図３に示
したような信号であった場合には、まず、ＣＰＵ４は、
第１フレームから第１，５チャンネルを抽出するための
タイミングデータＤ１および記憶領域を指定するアドレ
ス信号Ｓ４を生成する。また、制御信号Ｃ３を選択部５
に送出して、選択部５がアドレス信号Ｓ４を選択するよ
うに制御する。同時に、制御信号Ｃ１をデュアルポート
ＲＡＭ部２へ送出してデータ書き込み可能状態にするこ
とにより、タイミングデータＤ１をデュアルポートＲＡ
Ｍ部２に書き込む。タイミングデータの書き込み終了
後、ＣＰＵ４は、制御信号Ｃ１によってデュアルポート
ＲＡＭ部２をデータ読み出し可能状態にする。同時に、
制御信号Ｃ３によって選択部５にアドレス発生部６から
のアドレス信号Ｓ５を選択させる。この状態で、デュア
ルポートＲＡＭ部２は、アドレス信号Ｓ５が指定する記
憶領域のタイミングデータに応じて、図３に示したよう
に、タイミングパルスＳ１１，Ｓ１２，Ｓ１３を生成し
てフレーム変換部１へ送出する。
したような信号であった場合には、まず、ＣＰＵ４は、
第１フレームから第１，５チャンネルを抽出するための
タイミングデータＤ１および記憶領域を指定するアドレ
ス信号Ｓ４を生成する。また、制御信号Ｃ３を選択部５
に送出して、選択部５がアドレス信号Ｓ４を選択するよ
うに制御する。同時に、制御信号Ｃ１をデュアルポート
ＲＡＭ部２へ送出してデータ書き込み可能状態にするこ
とにより、タイミングデータＤ１をデュアルポートＲＡ
Ｍ部２に書き込む。タイミングデータの書き込み終了
後、ＣＰＵ４は、制御信号Ｃ１によってデュアルポート
ＲＡＭ部２をデータ読み出し可能状態にする。同時に、
制御信号Ｃ３によって選択部５にアドレス発生部６から
のアドレス信号Ｓ５を選択させる。この状態で、デュア
ルポートＲＡＭ部２は、アドレス信号Ｓ５が指定する記
憶領域のタイミングデータに応じて、図３に示したよう
に、タイミングパルスＳ１１，Ｓ１２，Ｓ１３を生成し
てフレーム変換部１へ送出する。
【００１９】次に、フレーム変換部１が、タイミングパ
ルスＳ１１，Ｓ１２，Ｓ１３を受けて第１フレームの処
理を行っている間、ＣＰＵ４は、第２フレームに対する
タイミングデータおよびアドレス信号を生成し、第１フ
レームの場合と同様に、デュアルポートＲＡＭ部３に書
き込む。
ルスＳ１１，Ｓ１２，Ｓ１３を受けて第１フレームの処
理を行っている間、ＣＰＵ４は、第２フレームに対する
タイミングデータおよびアドレス信号を生成し、第１フ
レームの場合と同様に、デュアルポートＲＡＭ部３に書
き込む。
【００２０】第１フレームの処理が終了後、ＣＰＵ４
は、制御信号Ｃ２によってデュアルポートＲＡＭ部３を
データ読み出し可能状態にし、第１フレームに続けて第
２フレームの処理を行う。ところで、フレーム変換部１
が第２フレームの処理を行っている間、ＣＰＵ４は第３
フレームに対するタイミングデータおよびアドレス信号
を生成してデュアルポートＲＡＭ部２に書き込む。
は、制御信号Ｃ２によってデュアルポートＲＡＭ部３を
データ読み出し可能状態にし、第１フレームに続けて第
２フレームの処理を行う。ところで、フレーム変換部１
が第２フレームの処理を行っている間、ＣＰＵ４は第３
フレームに対するタイミングデータおよびアドレス信号
を生成してデュアルポートＲＡＭ部２に書き込む。
【００２１】このように、２つのデュアルポートＲＡＭ
部を使用し、フレーム毎に交互にタイミングデータを書
き込んでタイミングパルスを生成していく。
部を使用し、フレーム毎に交互にタイミングデータを書
き込んでタイミングパルスを生成していく。
【００２２】
【発明の効果】以上説明したように本発明によれば、マ
ルチフレームの各フレーム毎に異なる位置にあるチャン
ネルを抽出してフレーム変換を行う場合、各フレーム毎
に異なる位置にあるチャンネルを抽出するタイミングパ
ルスのタイミングデータをＣＰＵにより生成し、このタ
イミングデータを２つのデュアルポートＲＡＭ部にフレ
ーム毎に交互に書き込んでタイミングパルスを生成する
ことにより、入力信号のフレーム構成が複雑になって
も、従来のように、回路構成を複雑化することなく処理
できるという効果を有している。
ルチフレームの各フレーム毎に異なる位置にあるチャン
ネルを抽出してフレーム変換を行う場合、各フレーム毎
に異なる位置にあるチャンネルを抽出するタイミングパ
ルスのタイミングデータをＣＰＵにより生成し、このタ
イミングデータを２つのデュアルポートＲＡＭ部にフレ
ーム毎に交互に書き込んでタイミングパルスを生成する
ことにより、入力信号のフレーム構成が複雑になって
も、従来のように、回路構成を複雑化することなく処理
できるという効果を有している。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のフレーム変換回路の一例を示すブロック
図である。
図である。
【図３】フレーム変換回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
１ フレーム変換部 ２，３ デュアルポートＲＡＭ部 ４ ＣＰＵ Ｄ１ タイミングデータ Ｓｉ 入力信号 Ｓ１ タイミングパルス Ｓ２〜Ｓ５ アドレス信号 Ｃ１〜Ｃ３ 制御信号
Claims (1)
- 【請求項１】 マルチフレーム構成の入力信号を受けて
各フレーム毎に異なる位置にあるチャネルを抽出してフ
レーム変換を行うフレーム変換回路において、 タイミングパルスに応じて前記入力信号から所定のチャ
ネルを抽出しフレーム変換を行うフレーム変換部と、 独立した入力ポートおよび出力ポートをそれぞれ有し、
前記タイミングパルスを生成するためのタイミングデー
タをフレーム毎に交互に記憶して前記タイミングパルス
を出力する２つのデュアルポートＲＡＭ部と、 前記タイミングデータおよびこのタイミングデータの記
憶領域を示すアドレス信号を生成すると共に、前記２つ
のデュアルポートＲＡＭ部を制御するＣＰＵとを備える
ことを特徴とするフレーム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137405A JPH0678016A (ja) | 1992-05-29 | 1992-05-29 | フレーム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137405A JPH0678016A (ja) | 1992-05-29 | 1992-05-29 | フレーム変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0678016A true JPH0678016A (ja) | 1994-03-18 |
Family
ID=15197877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137405A Withdrawn JPH0678016A (ja) | 1992-05-29 | 1992-05-29 | フレーム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0678016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053891A (ko) * | 2001-12-24 | 2003-07-02 | 엘지전자 주식회사 | 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치 |
-
1992
- 1992-05-29 JP JP4137405A patent/JPH0678016A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053891A (ko) * | 2001-12-24 | 2003-07-02 | 엘지전자 주식회사 | 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |