JPS60134661A - 画像読み取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は画像読み取り装置、特に読み取り素子で読み取
った画信号を一旦メモリに格納する画像読み取り装置に
関するものである。

［従来技術］ 従来のこの種の装置ではＣＣＤセンサへの画信号蓄積お
よびシフトアウトを一定の周期で発生するスタートパル
スに同期して行ない、読み取り要求パルス直後のスター
トパルスに同期してたたき出される信号のみをゲートし
て出力画信号を得ていた。

第１図のタイミングチャート図にこの様子を示す。

第１図の１段目は読み取りのスタートパルス、２段目は
ＣＯＤに印加されるたたき出し信号である。このたたき
出し信号は画信号蓄積期間Ａでも印加されている。

この期間Ａで蓄積された画信号の読み出しは。

３段目の読み取り要求パルスを契機として、４段目のゲ
ート信号により期間Ｂのたたき出し信号で読み出される
ＣＯＤ出力のみをゲートして最下段に示した読み取り出
力信号を得ている。

しかし、このような従来方式では読み取り要求が出され
てから１ライン分の画信号の出力が完了するまでの時間
Ｃは、期間Ｂの直前に読み取り要求が出された場合には
少なくとも期間Ｂ、ないし読み取り要求が期間Ａの開始
直後に出された場合には最大で期間Ａ＋Ｈの時間となる
ので、読み取りの高速化が困難であった。

［目　的］ 本発明は以上の点に鑑みてなされたもので、高速な画像
読み取り動作が可能な画像読み取り装置を提供すること
を目的とする。

［実施例］ 以下、図面に示す実施例に基づいて本発明の詳細な説明
する。

第２図に本発明の画像読み取り装置の回路構成を示す。

本発明においては画像情報を蓄積するためのメモリ１．
３が設けられている。読み取り素子から出力される画信
号はメモリ１．３の入力に導かれている。

一方メモリｌ、３から読み出される画信号はインバータ
５、アンドゲート７．９およびオアゲート１１のゲート
回路を介して選択され出力される。このゲート回路はフ
リップフロップ１９の出力により切り換えられるように
なっている。すなわちフリップフロップ１９の反転出力
がローレベルの際にインバータ５を介してアンドゲート
７が開かれてメモリ１からの読み出しデータが出力され
、フリップフロップ１９の反転出力がハイレベルの際に
は逆にアンドゲート９が開かれてメモリ３の読み出しデ
ータが出力される。このフリップフロップ１９は反転出
力端子とデータ入力端子が接続されており、信号線１９
ａからクロック端子に入力される読み取り要求パルスに
応じて反転を繰り返すものである。

また、メモリへの書き込みおよび読み出しの際のアドレ
ス指定は回路３５Ａおよび３５Ｂにより行なわれる。こ
こでメモリ３側に接続された回路３５Ｂは回路３５Ａと
同様の構成となっており、詳細な図示を省略しである。

メモリｌのアドレス線はマルチプレクサ２５に接続され
ている。Ｘ、Ｙ２次元のアドレスはタイミングコントロ
ール回路３３により信号線３３ｄおよび３３ｅを介して
マルチプレクサ２５に与えられる。マルチプレクサ２５
はフリップフロップ２３の反転出力によりセレクトされ
るようになっている。また、このフリップフロップ２３
の反転出力はオアゲート３７を介して信号線３７ａのタ
イミングコントロール回路３３のゲート信号を制御する
と同時にナントゲート１３を介してメモリ１のＲ／Ｗ端
子を制御する。信号線３７ａのゲート信号は後段の制御
のために外部へ出力される。

また回路３５Ａはフリップフロップ２１を有しており、
このフリップフロップ２１とフリップフロップ２３のク
ロック端子には先のフリップフロップ１９の出力が接続
されている。フリップフロップ２１のデータ入力はハイ
レベルにホールドされており、その出力はアンドゲート
３１を介してフリップフロップ２３のプリセット入力に
接続されている。

アントゲ−）３１の一方の入力端子、およびフリップフ
ロップ２３のデータ端子にはインバータ２７の出力が接
続されており、インバータ２７の入力およびナントゲー
ト１３の入力端子にはタイミングコントロール回路３３
の信号線３３ｃが接続されている。この信号線３３ｃは
各メモリのリード／ライトの際のクロックを与えるもの
である。

一方、タイミングコントロール回路３３は読み取り素子
の動作、および後段の処理装置の動作に応じて以上の構
成の動作タイミングを制御するもので、論理回路やマイ
クロコンピュータなどから構成される。タイミングコン
トロール回路３３は信号線３３ａによりスタートパルス
を与え、１ラインの画信号の読み取りを開始させる。信
号線３３ａはフリップフロップ１７のクロック入力に接
続されている。このフリップフロップ１７のデータ入力
には先のフリップフロップ１９の反転出力が接続されて
おり、ナンドゲ−）１３．１５を制御してデータを書き
込むべきメモリを選択するように構成されている。

以上の構成における動作の概略を第３図を参照して説明
する。

第３図最上段は信号線３３ａの画信号読み取り開始タイ
ミングを指定するスタートパルスのタイミングを示して
いる。また、第３図の２段目および３段目はそれぞれメ
モリ１ないし３へのデータ書き込み動作のタイミングを
示している。また、第３段目は信号線１９ａから入力さ
れる読み取り要求パルスのタイミングを示しており、第
４段目は信号線３７ａの読み出しのゲート信号のタイミ
ングを示している。

同図に示されるように、読み取り素子から出力された画
信号はｌラインごとに発生されるスタートパルスに同期
してメモリ１ないしメモリ３に交互に書き込まれる。符
号Ｂで示されるような読み取り素子からの読み出しおよ
びメモリｌへの書き込み動作中に読み取り要求パルスが
入力された場合には書き込み動作終了後にＤで示される
区間でメモリの読み出し信号がゲートされ、Ｂの区間で
メモリ１に書き込まれた画信号が出力される。

一方、２つ目の読み取り要求パルスのようにメモリ書き
込みタイミングでない区間で読み取り要求がなされると
、この読み取り要求パルスに同期して区間Ｄ′でメモリ
読み出し信号がゲートされ、区間Ｂ′でメモリ３に書き
込まれた画信号が出力される。

このような処理により読み取り要求パルス発生から画信
号出力までの時間Ｃは最小でＤ′（＝Ｄ）の長さ、最長
でも区間Ｂと区間りの長さを合せた長さとなる。

次に第４図のタイミングチャート図を参照して第２図の
回路における動作をさらに詳細に説明する。第４図は符
号で示されるように第２図中の各信号線の信号のタイミ
ングを示すものである。

信号線１９ａに読み取り要求パルスが来ない間はｌライ
７の画信号読み取りごとにタイミングコントロール回路
３３により信号線３３ａにスタートパルスが発生され、
またこのスタートパルスに同期して信号線３３ｃがハイ
レベルにされる。またフリップフロップ１７はスタート
パルスによりセットされ、フリップフロップ２３はセッ
トされていないので、この結果信号線３３ｂのクロック
がナントゲート１３を介して信号線１３ａに現われ、読
み取られた画信号がメモリーに書き込まれる。

信号線１９ａに読み取り要求パルスが来ると、フリップ
フロップ１９が反転し信号線１９ｂがローレベルになる
。これによってインバータ５を介してアンドゲート７が
開き、メモリーからの読み出し信号をオアゲート１１を
介して出力できる状態になる。

一方メモリーへの画信号書き込みが終了すると、タイミ
ングコントロール回路３３は信号線３３ｃをローレベル
にする。これによりインバータ２７を介してフリップフ
ロップ２３のプリセット入力にハイレベルが入力され、
ゲート信号がオアゲート３７を介してハイレベルにされ
る。そしてタイミングコントロール回路３３はマルチプ
レクサ２５を介してアドレスを順次与えてメモリー内の
画信号を次々に出力する。このときメモリ３からもデー
タ出力が行なわれるが、アンドゲート９が閉じているの
でオアゲート１１からはメモリ１からの読み出しデータ
が出力される。

次に信号線３７ａのゲート信号がハイレベルにされてか
らメモリの読み出し時間に対応する所定時間経過後にタ
イミングコントロール回路３３によって信号線３３ｇに
パルスが発生され、フリップフロップ２３がリセットさ
れ、オアゲート３７を介してゲート信号がローレベルに
される。

次のラインの画信号は、メモリ３に書き込まれる。これ
は次のようにして行なわれる。

先の信号線１９ａの読み取り要求パルスによりフリップ
フロップ１９が反転しているので、フリップフロップ１
７のデータ入力はローレベルとなっており、次に信号線
３３ａに出力されるスタートパルスによりフリップフロ
ップ１７の出力が反転する。この結果信号線１７ａがロ
ーレベル、信号線１７ｂがハイレベルになり、以後前記
と同様にして読み取られた画信号はメモリ３に書き込ま
れる。

第４図の２回目の読み取り要求パルス（信号線０ １９ａ）は画信号読み取り〜メモリ３への書き込み後に
与えられている。またこのとき信号線３３ｃがローレベ
ルになっているので読み取り要求パルスに同期して信号
線３７ａのゲート信号がハイレベルになる。上記の動作
により回路３５Ｂが上の回路３５Ａと同様に動作し、順
次与えられるアドレス信号に応じてメモリ内に蓄積され
た画信号が読み出される。すなわち、信号線１９ｂが読
み取り要求パルスによりハイレベルになっているので、
インバータ５を介してアンドゲート７が閉じるとともに
アンドゲート９が開くのでメモリ３内のデータがオアゲ
ート１１を介して出力される。

以下同様にしてメモリ１．３が交互に書き込み、および
読み出し動作を行なう。

以上に示したように読み取り素子の出力を交互に２つの
メモリに書き込み、読み取り要求パルスに応じて出力を
行なう場合に２つのメモリからの出力を選択して用いる
ことにより読み取りの高速化を実現できる。

１ 読み取り要求パルスの入力から画信号の出力完了までの
時間Ｃは、従来では第１図に関連して述べたようにＢ≦
Ｃ≦Ａ＋Ｂであったのに対し、上記の実施例によればＤ
≦Ｃ≦Ｂ＋Ｄと短縮できる。ここでＤは画信号１９４７
分のメモリアクセス時間であり、読み取り素子の動作時
間に規制される１ラインの走査時間Ａないし読み取り素
子からの出力時間Ｂよりも短くできるので、画像読み取
りの高速化を実現できる。

本発明の読み取り方式はファクシミリ装置など種々の画
像処理を行なう装置に利用できる。

［効　果］ 以上の説明から明らかなように、本発明によれば、読み
取り素子から出力される複数主走査ラインの画信号を蓄
積する記憶手段と、読み取った画信号を書き込むべ記憶
手段を指定する手段と、前記記憶手段から読み出される
信号を選択する手段を設け、前記指定手段により前記の
記憶手段に順次読み取り素子により読み取った画信号を
蓄積し、読み取り要求に応じて出力を行なう際に前記２ 記憶手段に蓄積された画信号から複数ラインの画信号を
同時に出力させこの記憶手段の読み出し信号を前記選択
手段により選択して出力する構成を採用しているため、
画像信号を高速に出力処理できる優れた画像読み取り装
置を提供することができる。

【図面の簡単な説明】

第１図は従来の画像読み取り装置における問題点を説明
するタイミングチャート図、第２図は本発明の画像読み
取り装置の構成を例示する回路図、第３図は本発明装置
における動作の概略を説明するタイミングチャート図、
第４図は第傷図の回路における動作を説明するタイミン
グチャート図である。 １．３０１．メモリ　・５．２７・・・インバータ７．
９．３１・・・アンドゲート １１．３７・・・オアゲート １７．１９．２１．２３・・・フリップフロップ１３．
１５・・・ナントゲート ２５・・・マルチプレクサ ３７

Claims (1)

【特許請求の範囲】
1. 読み取り素子から出力される複数主走査ラインの画信号
   を蓄積する記憶手段と、読み取った画信号を書き込むべ
   き記憶手段を指定する手段と、前記記憶手段から読み出
   される信号を選択出力する手段を設け、前記指定手段に
   より前記記憶手段に順次読み取り素子により読み取った
   画信号を蓄積し、読み取り要求に応じて出力を行なう際
   に前記記憶手段に蓄積された画信号から複数ラインの画
   信号を同時に出力させこの記憶手段の読み出し信号を前
   記選択手段により選択して出力することを特徴とする画
   像読み取り装置。