JPH10271551A - データ交換システム - Google Patents
データ交換システムInfo
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- JPH10271551A JPH10271551A JP7486097A JP7486097A JPH10271551A JP H10271551 A JPH10271551 A JP H10271551A JP 7486097 A JP7486097 A JP 7486097A JP 7486097 A JP7486097 A JP 7486097A JP H10271551 A JPH10271551 A JP H10271551A
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- Exchange Systems With Centralized Control (AREA)
- Mobile Radio Communication Systems (AREA)
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Abstract
を低く抑える。 【解決手段】 CPU1−1,1−2夫々に対応してメ
モリ2−1,2−2を設ける。交換情報転送回路3から
の交換情報に応じてデータを書込むべき領域をCPU夫
々に対して指定し、この指定された領域に書込まれたデ
ータをタイミング生成回路4及びP/S変換部5によっ
て読出す。 【効果】 回線交換回路が不要になるので、回路全体の
規模を低く抑えることができる。
Description
に関し、特に高トラフィック対応型移動通信基地局に用
いられるデータ交換システムに関する。
クに対応するため加入者データ処理を複数のCPU(C
entral Processing Unit)で分
担して行う構成となっている。加入者回線数をm、1C
PUあたりの加入者データ処理能力をL、CPU数をn
とすると、これらは次式のような関係となる。
流れを説明する。図6に示すように加入者無線インタフ
ェース回路61よりm本の加入者回線データがn個のC
PU1−i(i=1〜n)に受信入力されている。受信
入力されたデータは各CPU1−iにて処理された後、
並列データPDTi(i=1〜n)として並列/直列変
換回路(P/S変換回路)63に入力される。ここでm
本の直列データSDATj(j=1〜m)に変換された
後、回線交換回路64にて接続変更される。この接続変
更後の直列データSDATj´(j=1〜m)が公衆網
インタフェース回路62にて公衆回線に出力される。
ータは、以上説明した流れの逆の処理が行われた後、加
入者に送信されることになる。その詳細な説明は省略す
る。
ら公衆網側へ向う方向の回路構成について以下に動作概
要を説明する。複数のCPU1−1〜1−nから入力さ
れた加入者からの並列データPDTiは図2のように
「D11〜17」,「D21〜27」…,「DL1〜L
7」,「D´11〜17」…となる。このデータPDT
iは一時的にP/S変換回路63内のバッファに蓄えら
れた後、m本(m=n×L)の直列データSDATi1
〜SDATiLとして回路から出力される。
回線交換回路64にて任意の回線に接続変更され、この
接続変更後のm個直列データが公衆網インタフェース回
路に出力される。なお、SDAT11〜SDATnLで
合計m本のデータを示すものとする。
てP/S変換回路63の内部構成を中心に図面を参照し
て説明する。
〜1−nにて処理されたデータを蓄えるための大規模D
UAL PORT RAM(以下、DPRAM)631
を1つ備え、その他にP/S変換部632,交換回路6
41,交換情報転送回路642,タイミング生成回路
(Timing GEN)633を各1つ備えている。
また、加えて各CPUのバス調停を行うバス調停回路6
34を備えている。なお、同図において図6と同等部分
は同一符号により示されている。
U1−1〜1−nからの並列データを蓄えるm個のエリ
ア(記憶領域)を持ち、CPU側及びP/S変換部側の
両方にデータの蓄積及び取出し(書込み及び読出し)が
可能なポートを備える。
ータをタイミング生成回路633から指定されたタイミ
ング信号TIMのタイミングで直列データに変換する機
能を持つ。
並列データから直列データへの変換を行うためのタイミ
ング信号TIMを生成する。
を交換情報XCに従い指定の公衆回線に接続する機能を
持つ。
交換情報XCを決められたタイミングで交換回路641
へ転送する機能を持つ。
1〜1−nからの並列データの蓄積要求を調停し、バス
上のデータ同士の衝突を回避する機能を持つ。
Dはアドレス,PDTは並列データ,PADはパラレル
アドレス,RQ1〜RQnはバスの占有要求,AK1〜
AKnは使用許可である。
9のタイムチャートを参照して説明する。同図におい
て、n個のCPU1−1〜1−nは自己のデータ処理が
完了した時点でバス調停回路634にDPRAM631
のデータバスDBUSの占有要求RQ1〜RQnを出力
する。これら占有要求RQ1〜RQnを受信したバス調
停回路634は要求のあった順にデータDBUSの使用
許可AK1〜AKnを各CPUへ通知する。この許可を
受けたCPUのみが処理したデータをデータバスDBU
Sを介して送出し、DPRAM631に蓄積する。蓄積
が完了したデータはm本の回線毎にタイミング生成回路
633からのタイミング信号TIMに同期した形でP/
S変換部632から発生されるアドレスPADに従いデ
ータPDTとして取出され、そのデータの並列/直列変
換が行われる。P/S変換部632で直列データに変換
されたm本のデータは交換情報転送回路642からの接
続先指定を示す交換情報XCに従い交換回路にて回線交
換されSDAT1´〜SDATm´として公衆回線側に
伝送される。
れているように交換処理が行われるものとする。すなわ
ち、入線側のデータD1,D2,Dmを出線側のデータ
D1´,D2´,Dm´に交換するのである。このと
き、データD1´=データDm,データD2´=データ
D1,データDm´=データD2である。
1〜1−nに対応してデータバッファ2−1〜2−nを
設け、その他は図8の回路と同様に、P/S変換部63
2,タイミング生成回路633,交換回路641,交換
情報転送回路642を備えている。
るCPU1−1〜1−nから入力される並列データを一
時的に蓄積し、P/S変換部632の指定するタイミン
グを取出せるようにするためのメモリである。なお図中
のDBUS1〜DBUSnはデータバス,ADD1〜A
DDnはアドレスバス,PDT1〜PDTnは並列デー
タである。
12のタイムチャートを参照して説明する。
タ処理が完了した時点で順次バッファ2−1〜2−nに
データバスDBUS1〜DBUSnを介し、アドレスバ
スADD1〜ADDnによるアドレスの指定によりデー
タを蓄積する。蓄積された並列データPDT1〜PDT
nはm本の回線毎にタイミング生成回路633からのタ
イミング信号TIMに同期した形でP/S変換部632
に取込まれ、並列/直列変換が行われる。
送回路642からの接続先を示す交換情報XCに従い交
換回路641にて回線交換され直列データSDAT1´
〜SDATm´として公衆回線側に伝送される。なお、
交換回路641は、図8及び図9の場合と同様に、図1
0に示されているように交換処理を行うものとする。
題点を夫々説明する。
タをDPRAMへ転送する際、独立したデータバスを用
いていない。このためデータ転送は各CPU毎に時分割
に行われ、データ量(CPU数)が増大すると転送時間
が膨大になるという欠点がある。また、バス調停回路が
必要となるため専用回路が必要となり回路規模の面で不
利になるという欠点がある。さらに、回線交換を行う関
係から交換回路を有しているので、回線数の増大に伴い
回路規模が増大し、ここでも規模的に不利になるという
欠点がある。
独立したバッファを持つために処理データの転送に時間
的ロスは発生しない反面、CPUの処理単位(前述した
L)次第ではバッファの規模が増大し、専用回路の規模
の面で不利になるという欠点がある。また、この専用バ
ッファ回路の代わりにDPRAMを用いる回路構成も考
えられる。しかし、かかる場合、P/S変換回路からの
アドレス線をCPU毎に設ける必要(図8のアドレスP
ADと同様のものがn本必要)があり、回路構成上信号
本数の面で困難が考えられる。さらに、図8の回路と同
様に交換回路を有しているので、回線数が増大すると専
用回路の規模が大きくなるという欠点がある。
開平6―54022号公報には、DPRAMを介してデ
ータの受け渡しをする技術が記載されているが、かかる
技術によっては上述した従来技術に欠点を解決すること
はできない。
るためになされたものであり、その目的は専用回路の規
模を抑え、回路全体の規模を低く抑えることのできるデ
ータ交換システムを提供することである。
システムは、複数の制御回路から送出されるデータを交
換情報に応じて所定の回線に出力する交換処理を行うデ
ータ交換システムであって、前記複数の制御回路夫々に
対応して設けられ対応する制御回路から送出されるデー
タを記憶するメモリと、前記交換情報に応じて前記デー
タを書込むべき領域を前記複数の制御回路夫々に対して
指定する指定手段と、この指定された領域に書込まれた
データを読出す読出し手段とを含むことを特徴とする。
リアを有し、前記指定手段は前記第1及び第2の記憶エ
リアを交互に用いて前記領域を指定することとする。さ
らに、前記メモリは第1及び第2のポートを有するデュ
アルポートRAMであり、前記第1のポートを介して前
記制御回路から送出されるデータをメモリに書込み、か
つ、前記第2のポートを介して前記読出し手段によって
データを読出すこととする。
夫々に対応してメモリを設け、交換情報に応じてデータ
を書込むべき領域をCPU夫々に対して指定し、この指
定された領域に書込まれたデータを読出しているのであ
る。こうすることにより、専用回路の規模を抑えること
ができると共に、交換回路が不要になるので、回路全体
の規模を低く抑えることができるのである。
いて図面を参照して説明する。
実施の一形態を示すブロック図である。同図において、
図6〜図12と同等部分は同一符号により示されてお
り、その部分の詳細な説明は省略する。
システムが従来のシステムと異なる点は、回線交換回路
を削除し、その代わりに各CPU1−1〜1−nに交換
情報を転送するようにした点である。そして、各CPU
1−1〜1−nに対応してDPRAM2−1〜2−nを
設け、タイミング生成回路4から各DPRAM2−1〜
2−nに対して選択信号SEL1〜SELnを出力して
制御を行うこととしている。
大,回路規模の困難性等の克服のために以下の回路構成
を採っている。 (1)各CPUの処理データを蓄積するために、CPU
毎にDPRAMを搭載している。 (2)回線交換回路を削除し、交換情報を各CPUへ転
送する機能を追加している。 (3)タイミング生成回路にて各CPUからDPRAM
へのアクセスを監視する機能を追加している。 (4)DPRAMの公衆網側のポートは共通バスにてP
/S変換部5と接続している。
が増大する最大要因となる交換回路を削除しているので
ある。そして、回路構成上信号本数の面で困難となるD
PRAMとP/S変換部との間の接続信号(アドレス)
数を、共通バスを用いることで削減しているのである。
AM2−i(i=1〜n)の内部エリアは図9のように
A/B2つの面で構成され、さらに各面は加入者データ
D1〜Dmを記憶すべく、回線数mに対応してm個のエ
リアに分かれている。そして、これら面A/Bを交互に
用いるのである。
XC1〜XCn(マトリックステーブル)が上位系から
通知され、これを各CPUに通知する。従って、各CP
UはDPRAMの記憶領域のm個のエリア内で自分はど
のエリアにデータを蓄積すべきか判断できる。このこと
から各CPUは自分の担当するエリアに処理データを蓄
積する。
期で各CPUのアクセスするアドレスを監視し、どのC
PUが対応するDPRAMのどのエリアにアクセスした
かを周期毎に記憶する。そして、タイミング生成回路4
は、次の周期でその結果を基にDPRAMの選択信号S
EL1〜SELnを発生する。P/S変換部5はタイミ
ング生成回路4からのタイミング信号TIMに同期して
アドレスを発生し、並列データを読込んで直列データに
変換して順次出力する。
設けなくても加入者データを交換網側に回線交換して渡
すことができるのである。
ら送られてくるデータはn個のCPU1−1〜1−nに
て回線毎(n×L=m)にデータ処理される。処理され
たデータは交換情報転送回路3から予め通知された交換
情報XC1〜XCnに従い、データバスDBUS1〜D
BUSn及びアドレスバスADD1〜ADDnを介して
夫々のDPRAM2−1〜2−nのm個のエリアの指定
された箇所に蓄積される。
アにアクセスしたかを一定周期でタイミング生成回路4
が監視し、n個のDPRAM2−1〜2−nのどのエリ
アからP/S変換回路5がデータを取出せば良いかを選
択するための選択信号SEL1〜SELnを発生する。
続いて、P/S変換部5はタイミング生成回路4から出
力されるタイミング信号TIMに同期してDPRAM2
−1〜2−2に対してアドレスPADを出力し、該当す
る回線の並列データPDTを取込む。取込まれたm個の
並列データはP/S変換部5でm個の直列データに変換
され、回線交換後の直列データSDAT1´〜SDAT
m´として出力される。
−1及び1−2、2個のDPRAM2−1及び2−2を
有するシステムを構築した場合のより具体的な回路構成
について図1等を参照して説明する。図1において、図
2及び図6中の各部と同等部分は同一符号により示され
ている。図1に示されているように、CPU1−1に対
応してDPRAM2−1が設けられており、またCPU
1−2に対応してDPRAM2−2が設けられている。
うに夫々m個の記憶領域を有しており、DPRAM2−
1は「1」,「4」,「7」,「8」が付されている記
憶領域に対してデータの書込みを行い、DPRAM2−
2は「2」,「3」,「5」,「6」が付されている記
憶領域に対してデータの書込みを行うものとする。なお
DPRAM2−1及び2−2は、共に上述したようにA
/B面の記憶領域を有しているものとし、同図中はその
一方の面が示されているものとする。
がアクセスしたアドレスをデコードするアドレスデコー
ダ41−1と、このデコード結果を記憶するアクセス点
ラッチ42−1と、CPU1−2がアクセスしたアドレ
スをデコードするアドレスデコーダ41−2と、このデ
コード結果を記憶するアクセス点ラッチ42−2と、ア
クセス点ラッチ42−1及び42−2の記憶内容に応じ
てDPRAM2−1に対する選択信号SEL1及びDP
RAM2−2に対する選択信号SEL2を出力するDP
RAM選択信号発生回路40とを含んで構成されてい
る。
ら読出された並列データを直列データに変換するP/S
回路51と、このP/S回路51に対してデータロード
パルス521及びP/Sロードパルス522を与えると
共にDPRAM2−1及び2−2にアドレスPADを与
えるDPRAMアドレスカウンタ52とを含んで構成さ
れている。
から与えられる交換情報をCPU1−1,CPU1−2
に夫々通知する。本例では、CPU1−1が処理したデ
ータをDPRAM2−1の「1」,「4」,「7」,
「8」が付されている記憶領域のうちのどの記憶領域に
書込むのかを通知する。また同時に、CPU1−2が処
理したデータをDPRAM2−2の「2」,「3」,
「5」,「6」が付されている記憶領域のうちのどの記
憶領域に書込むのかを通知する。
について図4を参照して説明する。図4において、アク
セス点ラッチ42−1は、アドレスデコーダ41−1の
デコード出力dec1〜decmに対応して設けられD
入力端子がハイレベルに固定されクロック入力端子に対
応するデコード出力が入力されるフリップフロップ42
1−1〜421−mと、これらフリップフロップ421
−1〜421−mの出力をラッチするA面及びB面のm
ビットラッチ422−A及び422−Bと、これらmビ
ットラッチ422−1〜422−mの出力を夫々入力と
するセレクタ(SEL)423−1〜423−mと、こ
れらセレクタ423−1〜423−mの出力をラッチす
るmビットセレクタ424とを含んで構成されている。
ットADDmaxがA面とB面との切替えのためにmビ
ットラッチ422−A及び422−Bにクロックとして
入力されている。この場合、B面であるmビットラッチ
422−Bには、DPRAMアドレスカウンタ52から
出力されるアドレスPADの最上位ビットADDmax
がインバータで反転された後で入力されている。このた
め、アドレスの最上位ビットADDmaxの値に応じて
mビットラッチ422−Aと422−Bとが交互に用い
られるのである。なお、アドレスの最上位ビットADD
max以外のアドレスADDは、選択信号としてmビッ
トセレクタ424に入力される。
構成であり、アドレスデコーダ41−2のデコード結果
を入力としている。
ムの動作について図5をも参照して説明する。図5にお
いて、図1中の各部と同等部分は同一符号により示され
ている。同図には、アドレスの最上位ビットADDma
xと、アドレスの最上位ビットADDmax以外のアド
レスADDと、DPRAMアドレスカウンタ52から送
出されるデータロードパルス521及びP/Sロードパ
ルス522と、アドレスバスADD1及びADD2上の
各アドレスと、アドレス生成回路4から送出される選択
信号SEL1及びSEL2とが示されている。なお、選
択信号SEL1及びSEL2は、ハイレベルのとき選択
状態、ローレベルのとき非選択状態であるものとする。
及び1−2がDPRAM2−1及び2−2の記憶領域の
B面をアクセスしてシリアルポートからデータを書込ん
でいる区間においては、DPRAMアドレス発生カウン
タ52からのアドレスPADがDPRAM2−1及び2
−2に入力され、アドレスの最上位ビットADDmax
の値によってDPRAM2−1及び2−2の記憶領域の
A面からパラレルポートを介してデータが読出される。
一方、CPU1−1及び1−2がDPRAM2−1及び
2−2の記憶領域のA面をアクセスしてシリアルポート
からデータを書込んでいる区間においては、DPRAM
アドレス発生カウンタ52からのアドレスPADがDP
RAM2−1及び2−2に入力され、アドレスの最上位
ビットADDmaxの値によってDPRAM2−1及び
2−2の記憶領域のB面からパラレルポートを介してデ
ータが読出される。
のアドレスADDは、「1」,「2」,「3」,
「4」,…,「m」と順次変化し、この変化するアドレ
スADDと同時にデータロードパルス521がP/S回
路51に入力される。そして、CPU1−1及び1−2
がDPRAM2−1及び2−2のアクセスする記憶領域
を切替えるタイミングでP/Sロードパルス522がP
/S回路51に入力される。このとき、DPRAM2−
1,2−2への選択信号SEL1,SEL2が図示され
ているように変化することにより、図1の斜線で示され
ている領域のみが選択されるのである。
ることにより、DPRAM2−1及び2−2からP/S
変換部5に並列データが入力され、直列データに変換さ
れて出力されるのである。
おいて設けられていた回線交換回路やバス調停回路を削
除し、その代わりに交換情報に応じてデータを書込むべ
き領域を指定して交換処理を行っているのである。こう
することにより、たとえ回線数が増大しても回路全体の
規模を低く抑えることができるのである。また、データ
を記憶するためのメモリを2つの記憶領域に分け、それ
らをデータ書込み動作及びデータ読出し動作に交互に用
いることにより、効率良く交換処理を行うことができる
のである。
態様をとりうる。
であり、前記第2のポートはパラレルポートであること
を特徴とする請求項3記載のデータ交換システム。
を特徴とする請求項1〜4のいずれかに記載のデータ交
換システム。
夫々に対応してメモリを設け、交換情報に応じてデータ
を書込むべき領域を制御回路夫々に対して指定し、この
指定された領域に書込まれたデータを読出すことによ
り、専用回路の規模を抑えることができると共に、交換
回路が不要になるので、回路全体の規模を低く抑えるこ
とができるという効果がある。またメモリを2つの記憶
領域に分け、それらをデータ書込み動作及びデータ読出
し動作に交互に用いることにより、効率良く交換処理を
行うことができるという効果がある。
ムの構成を示すブロック図である。
ロック図である。
ある。
ッチのより詳細な構成を示す図である。
チャートである。
示すブロック図である。
チャートである。
ック図である。
チャートである。
る。
すブロック図である。
イムチャートである。
Claims (3)
- 【請求項1】 複数の制御回路から送出されるデータを
交換情報に応じて所定の回線に出力する交換処理を行う
データ交換システムであって、前記複数の制御回路夫々
に対応して設けられ対応する制御回路から送出されるデ
ータを記憶するメモリと、前記交換情報に応じて前記デ
ータを書込むべき領域を前記複数の制御回路夫々に対し
て指定する指定手段と、この指定された領域に書込まれ
たデータを読出す読出し手段とを含むことを特徴とする
データ交換システム。 - 【請求項2】 前記メモリは第1及び第2の記憶エリア
を有し、前記指定手段は前記第1及び第2の記憶エリア
を交互に用いて前記領域を指定することを特徴とする請
求項1記載のデータ交換システム。 - 【請求項3】 前記メモリは第1及び第2のポートを有
するデュアルポートRAMであり、前記第1のポートを
介して前記制御回路から送出されるデータが書込まれ、
かつ、前記第2のポートを介して前記読出し手段によっ
てデータが読出されることを特徴とする請求項1又は2
記載のデータ交換システム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7486097A JP3196107B2 (ja) | 1997-03-27 | 1997-03-27 | データ交換システム |
EP19980105445 EP0868046A3 (en) | 1997-03-27 | 1998-03-25 | Data exchange system and method of data exchange |
US09/049,964 US6751201B1 (en) | 1997-03-27 | 1998-03-27 | Data exchange system and method of data exchange |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7486097A JP3196107B2 (ja) | 1997-03-27 | 1997-03-27 | データ交換システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10271551A true JPH10271551A (ja) | 1998-10-09 |
JP3196107B2 JP3196107B2 (ja) | 2001-08-06 |
Family
ID=13559510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7486097A Expired - Fee Related JP3196107B2 (ja) | 1997-03-27 | 1997-03-27 | データ交換システム |
Country Status (3)
Country | Link |
---|---|
US (1) | US6751201B1 (ja) |
EP (1) | EP0868046A3 (ja) |
JP (1) | JP3196107B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030053891A (ko) * | 2001-12-24 | 2003-07-02 | 엘지전자 주식회사 | 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507732B1 (en) * | 1999-09-14 | 2003-01-14 | Lucent Technologies Inc. | Dynamic path gain compensation for radios in wireless communication systems |
JP4396657B2 (ja) * | 2006-03-16 | 2010-01-13 | ソニー株式会社 | 通信装置及び送信制御方法及び送信制御プログラム |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4096568A (en) * | 1976-09-24 | 1978-06-20 | Sperry Rand Corporation | Virtual address translator |
JPS5350908A (en) * | 1976-10-20 | 1978-05-09 | Sanyo Electric Co Ltd | Broadcast receiving memory unit |
US4156906A (en) * | 1977-11-22 | 1979-05-29 | Honeywell Information Systems Inc. | Buffer store including control apparatus which facilitates the concurrent processing of a plurality of commands |
FR2503513A1 (fr) * | 1981-04-03 | 1982-10-08 | Cit Alcatel | Autocommutateur temporel a commande repartie |
US4520477A (en) * | 1983-06-27 | 1985-05-28 | At&T Bell Laboratories | Control information communication arrangement for a time division switching system |
JPS61115183A (ja) * | 1984-11-09 | 1986-06-02 | Toshiba Corp | 濃淡画像処理における濃度階調変換方式 |
FR2645987B1 (fr) * | 1989-04-13 | 1991-06-07 | Bull Sa | Dispositif d'acceleration des acces memoire dans un systeme informatique |
US4991168A (en) * | 1989-05-08 | 1991-02-05 | At&T Bell Laboratories | Concurrent multi-stage network control arrangement |
DE58908702D1 (de) * | 1989-08-31 | 1995-01-12 | Siemens Ag | Verfahren zur Vermittlung von jeweils auf mehrere Zeitfächer von Zeitkanälen verteilt übertragenen Sprach- und/oder Daten-informationen. |
US5309432A (en) * | 1992-05-06 | 1994-05-03 | At&T Bell Laboratories | High-speed packet switch |
JPH0767154A (ja) * | 1993-08-25 | 1995-03-10 | Fujitsu Ltd | タイムスイッチのアドレス変換装置 |
FR2718262B1 (fr) * | 1994-03-31 | 1996-05-24 | Sgs Thomson Microelectronics | Mémoire tampon à adressage modulo. |
US5530924A (en) * | 1994-07-05 | 1996-06-25 | Ford Motor Company | Radio station memory presets with stored audio effects |
US5592480A (en) * | 1995-03-13 | 1997-01-07 | Carney; Ronald R. | Wideband wireless basestation making use of time division multiple-access bus having selectable number of time slots and frame synchronization to support different modulation standards |
US5519701A (en) * | 1995-03-29 | 1996-05-21 | International Business Machines Corporation | Architecture for high performance management of multiple circular FIFO storage means |
US5943242A (en) * | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
US5802052A (en) * | 1996-06-26 | 1998-09-01 | Level One Communication, Inc. | Scalable high performance switch element for a shared memory packet or ATM cell switch fabric |
-
1997
- 1997-03-27 JP JP7486097A patent/JP3196107B2/ja not_active Expired - Fee Related
-
1998
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- 1998-03-27 US US09/049,964 patent/US6751201B1/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030053891A (ko) * | 2001-12-24 | 2003-07-02 | 엘지전자 주식회사 | 듀얼포트램을 이용한 데이터 타이밍 및 포맷 변환 장치 |
Also Published As
Publication number | Publication date |
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JP3196107B2 (ja) | 2001-08-06 |
EP0868046A2 (en) | 1998-09-30 |
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