JPH07191935A - データ処理システム及びデータ転送方法 - Google Patents
データ処理システム及びデータ転送方法Info
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- JPH07191935A JPH07191935A JP20636294A JP20636294A JPH07191935A JP H07191935 A JPH07191935 A JP H07191935A JP 20636294 A JP20636294 A JP 20636294A JP 20636294 A JP20636294 A JP 20636294A JP H07191935 A JPH07191935 A JP H07191935A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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-
- G—PHYSICS
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
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- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
- G06F2205/126—Monitoring of intermediate fill level, i.e. with additional means for monitoring the fill level, e.g. half full flag, almost empty flag
Abstract
(57)【要約】 （修正有）
【目的】 ホストとサブシステムとの間でデータを効率
的に転送する。 【構成】 データがシステム・バス４０により、ホスト
・システムからホスト・システムに接続されるサブシス
テムに、ホスト・メモリ３０内の１個以上の仮想ファー
ストイン−ファーストアウト（ＦＩＦＯ）・レジスタ、
及びサブシステム・メモリ５０内に配置される対応する
仮想ＦＩＦＯのセットを用いて効率的に転送される。伝
送制御装置がホストＦＩＦＯからサブシステムＦＩＦＯ
へのデータ転送を制御し、サブシステム・プロセッサが
サブシステムＦＩＦＯからデータを読出して処理する。
データをサブシステムに転送する以前に、ホストＦＩＦ
Ｏに蓄積することにより、システム・バス４０上におけ
るデータ転送の開始及び停止に関するオーバヘッドが実
質的に低減される。
的に転送する。 【構成】 データがシステム・バス４０により、ホスト
・システムからホスト・システムに接続されるサブシス
テムに、ホスト・メモリ３０内の１個以上の仮想ファー
ストイン−ファーストアウト（ＦＩＦＯ）・レジスタ、
及びサブシステム・メモリ５０内に配置される対応する
仮想ＦＩＦＯのセットを用いて効率的に転送される。伝
送制御装置がホストＦＩＦＯからサブシステムＦＩＦＯ
へのデータ転送を制御し、サブシステム・プロセッサが
サブシステムＦＩＦＯからデータを読出して処理する。
データをサブシステムに転送する以前に、ホストＦＩＦ
Ｏに蓄積することにより、システム・バス４０上におけ
るデータ転送の開始及び停止に関するオーバヘッドが実
質的に低減される。
Description
【０００１】
【産業上の利用分野】本発明はホスト・システム及び通
信サブシステムによりホストに接続される周辺サブシス
テムを有するデータ処理システムに関し、特に通信サブ
システムにより周辺サブシステムに接続されるホスト・
システムを有し、データがホスト・システムと周辺サブ
システムとの間を直接メモリ・アクセスにより伝送され
るデータ処理システムに関する。
信サブシステムによりホストに接続される周辺サブシス
テムを有するデータ処理システムに関し、特に通信サブ
システムにより周辺サブシステムに接続されるホスト・
システムを有し、データがホスト・システムと周辺サブ
システムとの間を直接メモリ・アクセスにより伝送され
るデータ処理システムに関する。
【０００２】
【従来の技術】ここ数年の間に、ほとんどのデータ処理
システムが特定のタイプのグラフィックス出力を標準機
能として提供するようになった。このグラフィックス出
力には、単純な２次元（２Ｄ）グラフィックス再生機能
から、非常に高度な３次元（３Ｄ）グラフィックス再生
機能まである。グラフィックス・サブシステムは複雑
性、パーツ数及びコストの点で多様である。例えば、２
次元グラフィックス・サブシステムは、フレーム・バッ
ファ及びビデオ論理だけを含むが、３次元グラフィック
ス・サブシステムは、通常、１個以上の浮動小数点プロ
セッサ、幾つかのカスタム超大規模集積回路（ＶＬＳ
Ｉ）、１個以上のフレーム・バッファ及びビデオ論理を
含む。どちらの場合も、ホストがグラフィックス・アプ
リケーション・プログラムを実行し、グラフィックス・
サブシステムのための適切なデータ・ストリームを生成
する。比較的単純な２Ｄグラフィックスと、より複雑な
３Ｄグラフィックスとの差は、グラフィックス命令処理
及びラスタリゼーションにおいて見られる。単純な２Ｄ
グラフィックス・サブシステムの例では、ホスト・プロ
セッサはグラフィックス命令処理及びラスタリゼーショ
ンをソフトウェアで実行するが、より複雑な３Ｄグラフ
ィックス・サブシステムの例では、グラフィックス・サ
ブシステム内のハードウェア及びマイクロコードがグラ
フィックス命令及び他のグラフィックス処理を処理す
る。カスタマがかれらのニーズに最も適合するように、
より柔軟にシステムを構成できるように、通常、グラフ
ィックス・サブシステムはスタンド・アロン機構として
提供される。
システムが特定のタイプのグラフィックス出力を標準機
能として提供するようになった。このグラフィックス出
力には、単純な２次元（２Ｄ）グラフィックス再生機能
から、非常に高度な３次元（３Ｄ）グラフィックス再生
機能まである。グラフィックス・サブシステムは複雑
性、パーツ数及びコストの点で多様である。例えば、２
次元グラフィックス・サブシステムは、フレーム・バッ
ファ及びビデオ論理だけを含むが、３次元グラフィック
ス・サブシステムは、通常、１個以上の浮動小数点プロ
セッサ、幾つかのカスタム超大規模集積回路（ＶＬＳ
Ｉ）、１個以上のフレーム・バッファ及びビデオ論理を
含む。どちらの場合も、ホストがグラフィックス・アプ
リケーション・プログラムを実行し、グラフィックス・
サブシステムのための適切なデータ・ストリームを生成
する。比較的単純な２Ｄグラフィックスと、より複雑な
３Ｄグラフィックスとの差は、グラフィックス命令処理
及びラスタリゼーションにおいて見られる。単純な２Ｄ
グラフィックス・サブシステムの例では、ホスト・プロ
セッサはグラフィックス命令処理及びラスタリゼーショ
ンをソフトウェアで実行するが、より複雑な３Ｄグラフ
ィックス・サブシステムの例では、グラフィックス・サ
ブシステム内のハードウェア及びマイクロコードがグラ
フィックス命令及び他のグラフィックス処理を処理す
る。カスタマがかれらのニーズに最も適合するように、
より柔軟にシステムを構成できるように、通常、グラフ
ィックス・サブシステムはスタンド・アロン機構として
提供される。
【０００３】グラフィックス・サブシステムは、通常、
汎用バスによりホスト・プロセッサ・コンプレックスに
接続される。ホスト・プロセッサとグラフィックス・サ
ブシステムとの間のデータ転送は、２つの方法の内の一
方により発生する。第１は、ホスト・プロセッサがプロ
グラマブル入出力（ＰＩＯ）転送を用い、データを直接
グラフィックス・サブシステムに記憶する。第２は、グ
ラフィックス・サブシステムが直接メモリ・アクセス
（ＤＭＡ）を用い、データをホスト・メモリから読出
す。ＰＩＯはホスト・プロセッサ内の命令を用い、単一
ワードのデータをホスト・プロセッサ内のレジスタから
グラフィックス・サブシステムに、或いはその逆に転送
するデータ転送機構である。ＤＭＡオペレーションは大
きな転送サイズに対して最も効率的であるが、グラフィ
ックス・アプリケーションは通常、小さな転送サイズを
生成するので、データ転送のためのＤＭＡ機構はグラフ
ィックス・アプリケーションではほとんど使用されな
い。ＰＩＯはグラフィックス・サブシステムへのデータ
の転送に使用される典型的な機構である。ＰＩＯはホス
ト・プロセッサがデータを直接グラフィックス・サブシ
ステムに送信することを可能にする。しかしながら、Ｐ
ＩＯ機構は、通常、ホスト・プロセッサとグラフィック
ス・サブシステムを接続するバスの帯域幅を効率的に使
用しない。
汎用バスによりホスト・プロセッサ・コンプレックスに
接続される。ホスト・プロセッサとグラフィックス・サ
ブシステムとの間のデータ転送は、２つの方法の内の一
方により発生する。第１は、ホスト・プロセッサがプロ
グラマブル入出力（ＰＩＯ）転送を用い、データを直接
グラフィックス・サブシステムに記憶する。第２は、グ
ラフィックス・サブシステムが直接メモリ・アクセス
（ＤＭＡ）を用い、データをホスト・メモリから読出
す。ＰＩＯはホスト・プロセッサ内の命令を用い、単一
ワードのデータをホスト・プロセッサ内のレジスタから
グラフィックス・サブシステムに、或いはその逆に転送
するデータ転送機構である。ＤＭＡオペレーションは大
きな転送サイズに対して最も効率的であるが、グラフィ
ックス・アプリケーションは通常、小さな転送サイズを
生成するので、データ転送のためのＤＭＡ機構はグラフ
ィックス・アプリケーションではほとんど使用されな
い。ＰＩＯはグラフィックス・サブシステムへのデータ
の転送に使用される典型的な機構である。ＰＩＯはホス
ト・プロセッサがデータを直接グラフィックス・サブシ
ステムに送信することを可能にする。しかしながら、Ｐ
ＩＯ機構は、通常、ホスト・プロセッサとグラフィック
ス・サブシステムを接続するバスの帯域幅を効率的に使
用しない。
【０００４】直接メモリ・アクセス（ＤＭＡ）方法及び
装置が、Christiansenらによる米国特許第３８１２４７
５号で開示されており、この特許は本願においても参照
される。
装置が、Christiansenらによる米国特許第３８１２４７
５号で開示されており、この特許は本願においても参照
される。
【０００５】米国特許第４４３０６９９号は分散データ
処理システムを開示し、一般にシステム相互通信プロセ
ッサにより制御される幾つかの局所システムの相互接続
を示す。システム相互通信プロセッサは、協調及び通信
制御初期化、並びに局所システム間の通信に関連するシ
ミュレーションを請け負う。機能通信層は通信プロトコ
ルを請け負う。トランスポート・モジュール及びループ
式光バスを含むトランスポート層は、局所システムと分
散データ処理システムとの間のデータ伝送用のハードウ
ェア層を提供する。
処理システムを開示し、一般にシステム相互通信プロセ
ッサにより制御される幾つかの局所システムの相互接続
を示す。システム相互通信プロセッサは、協調及び通信
制御初期化、並びに局所システム間の通信に関連するシ
ミュレーションを請け負う。機能通信層は通信プロトコ
ルを請け負う。トランスポート・モジュール及びループ
式光バスを含むトランスポート層は、局所システムと分
散データ処理システムとの間のデータ伝送用のハードウ
ェア層を提供する。
【０００６】この特許の分散データ処理システムは、局
所システム間の伝送に対応してデータを記憶するために
ファーストイン−ファーストアウト（ＦＩＦＯ）・レジ
スタを使用するが、この特許はホストとサブシステムと
の間のデータ転送効率を向上させ、データ転送開始及び
停止時の短いバーストに固有のオーバヘッドを排除する
ために、独立のプロセッサの制御下で動作するホスト・
メモリ内の複数の仮想ＦＩＦＯ及びサブシステム・メモ
リの使用を教示しない。
所システム間の伝送に対応してデータを記憶するために
ファーストイン−ファーストアウト（ＦＩＦＯ）・レジ
スタを使用するが、この特許はホストとサブシステムと
の間のデータ転送効率を向上させ、データ転送開始及び
停止時の短いバーストに固有のオーバヘッドを排除する
ために、独立のプロセッサの制御下で動作するホスト・
メモリ内の複数の仮想ＦＩＦＯ及びサブシステム・メモ
リの使用を教示しない。
【０００７】
【発明が解決しようとする課題】本発明の第１の目的
は、転送される所定の最小量のデータを蓄積するため
に、最初にデータをシステム・メモリ内に配置される１
個以上の仮想ＦＩＦＯレジスタに書込み、次にその最小
量のデータを転送プロセッサの制御下で動作する直接メ
モリ・アクセス技術を用い、サブシステム・メモリ内に
配置されるＦＩＦＯレジスタの対応するセットに転送す
ることにより、ホストとサブシステムとの間でデータを
効率的に転送することである。転送以前にＦＩＦＯレジ
スタにデータを蓄積することにより、システム・バス上
におけるデータ転送の開始及び停止に関連するオーバヘ
ッドの影響が最小化される。
は、転送される所定の最小量のデータを蓄積するため
に、最初にデータをシステム・メモリ内に配置される１
個以上の仮想ＦＩＦＯレジスタに書込み、次にその最小
量のデータを転送プロセッサの制御下で動作する直接メ
モリ・アクセス技術を用い、サブシステム・メモリ内に
配置されるＦＩＦＯレジスタの対応するセットに転送す
ることにより、ホストとサブシステムとの間でデータを
効率的に転送することである。転送以前にＦＩＦＯレジ
スタにデータを蓄積することにより、システム・バス上
におけるデータ転送の開始及び停止に関連するオーバヘ
ッドの影響が最小化される。
【０００８】
【課題を解決するための手段】従って、本データ処理シ
ステムは、ホスト・メモリを有するホスト・プロセッサ
と、ホスト・プロセッサからのデータを処理するプロセ
ッサを有する入出力サブシステムと、ホストとサブシス
テムとの間で伝送される情報を記憶するサブシステム・
メモリと、ホスト・メモリと直接メモリ・アクセスを用
いるサブシステム・メモリとの間のデータ転送を制御す
る通信プロセッサとを含む。
ステムは、ホスト・メモリを有するホスト・プロセッサ
と、ホスト・プロセッサからのデータを処理するプロセ
ッサを有する入出力サブシステムと、ホストとサブシス
テムとの間で伝送される情報を記憶するサブシステム・
メモリと、ホスト・メモリと直接メモリ・アクセスを用
いるサブシステム・メモリとの間のデータ転送を制御す
る通信プロセッサとを含む。
【０００９】好適な実施例では、データ処理システムは
主メモリ、データ転送用のシステム・バス及びシステム
・バスに接続され、ホスト・プロセッサにより生成され
るグラフィックス命令を実行するグラフィックス・サブ
システムを有するワークステーション・ホストを含む。
１個以上の仮想ＦＩＦＯがシステム・メモリ内に設けら
れ、更に仮想ＦＩＦＯの対応するセットがグラフィック
ス・サブシステム・メモリ内に設けられて、蓄積データ
或いはシステム・バスを介して転送されるデータを記憶
する。通信プロセッサは所定量のデータがホスト・メモ
リＦＩＦＯに蓄積されると、直接メモリ・アクセス技術
を用いて転送を制御する。
主メモリ、データ転送用のシステム・バス及びシステム
・バスに接続され、ホスト・プロセッサにより生成され
るグラフィックス命令を実行するグラフィックス・サブ
システムを有するワークステーション・ホストを含む。
１個以上の仮想ＦＩＦＯがシステム・メモリ内に設けら
れ、更に仮想ＦＩＦＯの対応するセットがグラフィック
ス・サブシステム・メモリ内に設けられて、蓄積データ
或いはシステム・バスを介して転送されるデータを記憶
する。通信プロセッサは所定量のデータがホスト・メモ
リＦＩＦＯに蓄積されると、直接メモリ・アクセス技術
を用いて転送を制御する。
【００１０】
【実施例】一般に、グラフィックス描画サブシステムな
どの特定の周辺サブシステムの性能は、ホスト・プロセ
ッサなどのアプリケーション・プログラム・プロセッサ
から、グラフィックス・プロセッサなどのサブシステム
・プロセッサに転送されるデータ量により制限される。
この転送における主な制限要素は、任意の時間周期内に
入出力バスを介して伝送される制御情報及びデータ情報
の量である。近年、回路及びメモリ技術が飛躍的に改良
されたため、処理能力もまた少なくとも１０倍以上に強
化された。しかしながら、ある期間、システム・バス上
のデータ転送レートは、おおよそ２倍乃至３倍程度向上
されるに過ぎなかった。
どの特定の周辺サブシステムの性能は、ホスト・プロセ
ッサなどのアプリケーション・プログラム・プロセッサ
から、グラフィックス・プロセッサなどのサブシステム
・プロセッサに転送されるデータ量により制限される。
この転送における主な制限要素は、任意の時間周期内に
入出力バスを介して伝送される制御情報及びデータ情報
の量である。近年、回路及びメモリ技術が飛躍的に改良
されたため、処理能力もまた少なくとも１０倍以上に強
化された。しかしながら、ある期間、システム・バス上
のデータ転送レートは、おおよそ２倍乃至３倍程度向上
されるに過ぎなかった。
【００１１】汎用バスは、増分デマンド応答技術又はＰ
ＩＯを用いる少量のデータ転送ではなく、直接メモリ・
アクセスを用いる大量のデータ転送においてより効率的
である。
ＩＯを用いる少量のデータ転送ではなく、直接メモリ・
アクセスを用いる大量のデータ転送においてより効率的
である。
【００１２】グラフィックス処理アプリケーションにお
いては、一般に、１回の転送により、比較的少量のデー
タ及び制御情報が、アプリケーション・プログラム・プ
ロセッサからグラフィックス・プロセッサに転送されな
ければならない。グラフィックス・データ又は制御情報
の転送サイズは小さいので、ＤＭＡオーバヘッドはＤＭ
Ａ機構の使用を正当化せず、従って、ホストとサブシス
テムとの間の情報転送にとって、ＰＩＯ機構が２つの乏
しい選択の内では好適であった。遅いデマンド応答入出
力オペレーション（ＰＩＯ）は、アプリケーション・プ
ログラム・プロセッサを妨害し、アプリケーション・プ
ログラムに使用可能な処理帯域幅を減少させる。ホスト
・プロセッサを遅いＰＩＯ転送の実行から解放すること
により、ホストとサブシステムとの間の情報のより効率
的な転送が、比較的小さな情報転送に対して直接メモリ
・アクセス（ＤＭＡ）技術を用いて達成される。
いては、一般に、１回の転送により、比較的少量のデー
タ及び制御情報が、アプリケーション・プログラム・プ
ロセッサからグラフィックス・プロセッサに転送されな
ければならない。グラフィックス・データ又は制御情報
の転送サイズは小さいので、ＤＭＡオーバヘッドはＤＭ
Ａ機構の使用を正当化せず、従って、ホストとサブシス
テムとの間の情報転送にとって、ＰＩＯ機構が２つの乏
しい選択の内では好適であった。遅いデマンド応答入出
力オペレーション（ＰＩＯ）は、アプリケーション・プ
ログラム・プロセッサを妨害し、アプリケーション・プ
ログラムに使用可能な処理帯域幅を減少させる。ホスト
・プロセッサを遅いＰＩＯ転送の実行から解放すること
により、ホストとサブシステムとの間の情報のより効率
的な転送が、比較的小さな情報転送に対して直接メモリ
・アクセス（ＤＭＡ）技術を用いて達成される。
【００１３】次に図を参照しながら、本発明について説
明する。
明する。
【００１４】図１を参照して、本発明を具現する装置に
ついて説明する。情報処理システム１０は、オペレーテ
ィング・システム・プログラムの制御の下でアプリケー
ション・プログラム処理を実行するホスト・プロセッサ
２０を含む。ホスト・プロセッサ２０はシステム・バス
４０及びホスト・メモリ３０に接続され、ホスト・メモ
リ３０はホスト・プロセッサ２０において実行される処
理に関連するプログラム及びデータ情報を記憶する。シ
ステム・バス４０は、プログラム及びデータ情報を周辺
サブシステムに伝送する。周辺サブシステムは、サブシ
ステム・アプリケーション・プロセッサ７０、サブシス
テム・メモリ５０、及びグラフィックス・ディスプレイ
・システム８０を含む。伝送制御プロセッサ６０がシス
テム・バス４０に接続され、ホスト・メモリ３０とサブ
システム・メモリ５０との間における、システム・バス
４０を介するプログラム及びデータ情報の伝送を制御す
る。サブシステム・アプリケーション・プロセッサ７０
はグラフィックス命令及び関連データを処理し、グラフ
ィックス・ディスプレイ・サブシステム８０にサブシス
テム・バス９０を介して、表示されるイメージの画素ベ
ースの表現を生成するための入力を提供する。
ついて説明する。情報処理システム１０は、オペレーテ
ィング・システム・プログラムの制御の下でアプリケー
ション・プログラム処理を実行するホスト・プロセッサ
２０を含む。ホスト・プロセッサ２０はシステム・バス
４０及びホスト・メモリ３０に接続され、ホスト・メモ
リ３０はホスト・プロセッサ２０において実行される処
理に関連するプログラム及びデータ情報を記憶する。シ
ステム・バス４０は、プログラム及びデータ情報を周辺
サブシステムに伝送する。周辺サブシステムは、サブシ
ステム・アプリケーション・プロセッサ７０、サブシス
テム・メモリ５０、及びグラフィックス・ディスプレイ
・システム８０を含む。伝送制御プロセッサ６０がシス
テム・バス４０に接続され、ホスト・メモリ３０とサブ
システム・メモリ５０との間における、システム・バス
４０を介するプログラム及びデータ情報の伝送を制御す
る。サブシステム・アプリケーション・プロセッサ７０
はグラフィックス命令及び関連データを処理し、グラフ
ィックス・ディスプレイ・サブシステム８０にサブシス
テム・バス９０を介して、表示されるイメージの画素ベ
ースの表現を生成するための入力を提供する。
【００１５】図２及び図３を参照して、ホスト・メモリ
３０及びサブシステム・メモリ５０内の一時レジスタの
割当てについて述べる。ホスト・プロセッサ２０により
処理される各アプリケーションは自身に対して、ホスト
・メモリ３０内の一時レジスタ、例えばＦＩＦＯ−１
３２、ＦＩＦＯ−２ ３４、ＦＩＦＯ−３ ３
６、．．．ＦＩＦＯ−ｎ ３８を割当てる。サブシステ
ム・メモリ５０には対応する一時記憶レジスタ、例えば
ＦＩＦＯ−１ ５２、ＦＩＦＯ−２ ５４、．．．ＦＩ
ＦＯ−ｎ ５６が存在する。ホスト・プロセッサ２０は
アプリケーション・プログラムを実行し、適切な制御情
報又はデータ情報をホスト・メモリ３０内の３２などの
所定のＦＩＦＯバッファに書込む。伝送制御プロセッサ
６０はＦＩＦＯ−１ ３２内の情報のシステム・バス４
０を介する、サブシステム・メモリ５０内の対応する一
時レジスタＦＩＦＯ−１ ５２への伝送を制御する。サ
ブシステム・アプリケーション・プロセッサ７０は次
に、サブシステム・メモリ５０内のＦＩＦＯ−１ ５２
から情報を読出し、グラフィックス・ディスプレイ・サ
ブシステム８０に入力を供給するために前記情報を処理
する。
３０及びサブシステム・メモリ５０内の一時レジスタの
割当てについて述べる。ホスト・プロセッサ２０により
処理される各アプリケーションは自身に対して、ホスト
・メモリ３０内の一時レジスタ、例えばＦＩＦＯ−１
３２、ＦＩＦＯ−２ ３４、ＦＩＦＯ−３ ３
６、．．．ＦＩＦＯ−ｎ ３８を割当てる。サブシステ
ム・メモリ５０には対応する一時記憶レジスタ、例えば
ＦＩＦＯ−１ ５２、ＦＩＦＯ−２ ５４、．．．ＦＩ
ＦＯ−ｎ ５６が存在する。ホスト・プロセッサ２０は
アプリケーション・プログラムを実行し、適切な制御情
報又はデータ情報をホスト・メモリ３０内の３２などの
所定のＦＩＦＯバッファに書込む。伝送制御プロセッサ
６０はＦＩＦＯ−１ ３２内の情報のシステム・バス４
０を介する、サブシステム・メモリ５０内の対応する一
時レジスタＦＩＦＯ−１ ５２への伝送を制御する。サ
ブシステム・アプリケーション・プロセッサ７０は次
に、サブシステム・メモリ５０内のＦＩＦＯ−１ ５２
から情報を読出し、グラフィックス・ディスプレイ・サ
ブシステム８０に入力を供給するために前記情報を処理
する。
【００１６】図４を参照すると、グラフィックス・ディ
スプレイ・サブシステム８０は、グラフィックス命令を
表示のための一連の画素表現に変換するグラフィックス
・プロセッサ８２、表示されるイメージの表現を電子的
に記憶するビデオ・フレーム・バッファ・メモリ８４、
及びビデオ・フレーム・バッファ・メモリ８４に記憶さ
れるイメージの可視表示を提供するビデオ表示装置８６
を含む。
スプレイ・サブシステム８０は、グラフィックス命令を
表示のための一連の画素表現に変換するグラフィックス
・プロセッサ８２、表示されるイメージの表現を電子的
に記憶するビデオ・フレーム・バッファ・メモリ８４、
及びビデオ・フレーム・バッファ・メモリ８４に記憶さ
れるイメージの可視表示を提供するビデオ表示装置８６
を含む。
【００１７】各アプリケーションがホスト・プロセッサ
２０において開始されると、ホスト・メモリ内のＦＩＦ
Ｏ−１ ３２などのＦＩＦＯが、そのアプリケーション
による排他的使用のために割当てられる。任意の時点に
おいて、複数のアプリケーションがオペレーション状態
にあり、各々が専用の一時記憶レジスタ、例えばホスト
・メモリ３０内のＦＩＦＯ３２、３４、３６、３８な
ど、及びサブシステム・メモリ５０内の対応するＦＩＦ
Ｏを有することが予想される。
２０において開始されると、ホスト・メモリ内のＦＩＦ
Ｏ−１ ３２などのＦＩＦＯが、そのアプリケーション
による排他的使用のために割当てられる。任意の時点に
おいて、複数のアプリケーションがオペレーション状態
にあり、各々が専用の一時記憶レジスタ、例えばホスト
・メモリ３０内のＦＩＦＯ３２、３４、３６、３８な
ど、及びサブシステム・メモリ５０内の対応するＦＩＦ
Ｏを有することが予想される。
【００１８】ＦＩＦＯ３２、３４、３６、３８、５２、
５４、５６の管理は、各こうしたＦＩＦＯに対してポイ
ンタが読出し、書込み、トップ及びボトムに対応して維
持されることを要求する。
５４、５６の管理は、各こうしたＦＩＦＯに対してポイ
ンタが読出し、書込み、トップ及びボトムに対応して維
持されることを要求する。
【００１９】トップ及びボトム・ポインタは、システム
・メモリ３０内のＦＩＦＯ３２、３４、３６及び３８の
それぞれの開始及び終了アドレスを定義する。読出しポ
インタはグラフィックス・サブシステム８０に転送され
るデータ又は制御情報の最終ワードのアドレスを定義す
る。書込みポインタはホスト・プロセッサ２０により書
込まれたデータ又は制御情報の最終ワードのアドレスを
定義する。
・メモリ３０内のＦＩＦＯ３２、３４、３６及び３８の
それぞれの開始及び終了アドレスを定義する。読出しポ
インタはグラフィックス・サブシステム８０に転送され
るデータ又は制御情報の最終ワードのアドレスを定義す
る。書込みポインタはホスト・プロセッサ２０により書
込まれたデータ又は制御情報の最終ワードのアドレスを
定義する。
【００２０】伝送制御プロセッサ６０は、読出しポイン
タにより示されるアドレスから開始し、書込みポインタ
により示されるアドレスで終了するデータ又は制御情報
のブロックの転送を制御する。
タにより示されるアドレスから開始し、書込みポインタ
により示されるアドレスで終了するデータ又は制御情報
のブロックの転送を制御する。
【００２１】図５を参照して、伝送制御プロセッサ６０
の制御による、ホスト・メモリ３０からサブシステム・
メモリ５０へのシステム・バス４０を介する制御情報及
びデータ情報の伝送について説明する。
の制御による、ホスト・メモリ３０からサブシステム・
メモリ５０へのシステム・バス４０を介する制御情報及
びデータ情報の伝送について説明する。
【００２２】読出し及び書込みポインタが、サブシステ
ム・メモリ５０及びホスト・メモリ３０内のリンク・リ
スト５７に保持される。伝送制御プロセッサ６０はデー
タの要求時にリンク・リスト５７を走査し、データを転
送する。リンク・リスト５７は、システムから新たなＦ
ＩＦＯが追加又は消去される時、更新される。ＦＩＦＯ
はそれらがアプリケーション・プログラムに割当てられ
ると、リンク・リスト５７に追加される。ＦＩＦＯはア
プリケーション・プログラムが終了すると、リンク・リ
スト５７から消去される。追加のアプリケーションがホ
スト・プロセッサ２０上で実行されると、追加のＦＩＦ
Ｏポインタがリンク・リスト５７に追加される。同様に
アプリケーションがホスト・プロセッサ２０上での実行
を終了すると、その対応するＦＩＦＯポインタがリンク
・リスト５７から除去される。
ム・メモリ５０及びホスト・メモリ３０内のリンク・リ
スト５７に保持される。伝送制御プロセッサ６０はデー
タの要求時にリンク・リスト５７を走査し、データを転
送する。リンク・リスト５７は、システムから新たなＦ
ＩＦＯが追加又は消去される時、更新される。ＦＩＦＯ
はそれらがアプリケーション・プログラムに割当てられ
ると、リンク・リスト５７に追加される。ＦＩＦＯはア
プリケーション・プログラムが終了すると、リンク・リ
スト５７から消去される。追加のアプリケーションがホ
スト・プロセッサ２０上で実行されると、追加のＦＩＦ
Ｏポインタがリンク・リスト５７に追加される。同様に
アプリケーションがホスト・プロセッサ２０上での実行
を終了すると、その対応するＦＩＦＯポインタがリンク
・リスト５７から除去される。
【００２３】リンク・リストは非常によく知られた構造
であり、レジスタがリンク・リストに如何に追加又は消
去されるかに関しては、当業者には既知である。
であり、レジスタがリンク・リストに如何に追加又は消
去されるかに関しては、当業者には既知である。
【００２４】情報伝送プロセス１００は伝送制御プロセ
ッサ６０の制御の下で、データをシステム・バス４０を
介して、ホスト・メモリ３０からサブシステム・メモリ
５０に転送するように動作する。これについて説明す
る。ＦＩＦＯ−１ ５２などのサブシステム・メモリ５
０内の第１のＦＩＦＯがステップ１０４で、ＦＩＦＯ内
の使用可能な記憶空間の量を判断するために調査され
る。伝送制御プロセッサ６０はステップ１０６で、ＦＩ
ＦＯ５２に関連する読出しポインタ及び書込みポインタ
を読出し比較することにより、サブシステム・メモリの
ＦＩＦＯ５２内の使用可能記憶空間の量が、データ伝送
を受諾するのに十分かどうかを判断する。ポインタがＦ
ＩＦＯ５２がフルであることを示す場合、伝送制御プロ
セッサ６０はステップ１２０でカウンタを更新し、ＦＩ
ＦＯ５２のアクセスにおいて試行が不成功であったこと
を示す。ステップ１０６において十分な空間が存在する
と判断されると、伝送制御プロセッサ６０は次に、ホス
ト・メモリ３０内のＦＩＦＯ３２などの対応するＦＩＦ
Ｏに関し、それがシステム・バス４０の資源の効率的使
用を生成するために十分な転送データを有するかどうか
を判断する。
ッサ６０の制御の下で、データをシステム・バス４０を
介して、ホスト・メモリ３０からサブシステム・メモリ
５０に転送するように動作する。これについて説明す
る。ＦＩＦＯ−１ ５２などのサブシステム・メモリ５
０内の第１のＦＩＦＯがステップ１０４で、ＦＩＦＯ内
の使用可能な記憶空間の量を判断するために調査され
る。伝送制御プロセッサ６０はステップ１０６で、ＦＩ
ＦＯ５２に関連する読出しポインタ及び書込みポインタ
を読出し比較することにより、サブシステム・メモリの
ＦＩＦＯ５２内の使用可能記憶空間の量が、データ伝送
を受諾するのに十分かどうかを判断する。ポインタがＦ
ＩＦＯ５２がフルであることを示す場合、伝送制御プロ
セッサ６０はステップ１２０でカウンタを更新し、ＦＩ
ＦＯ５２のアクセスにおいて試行が不成功であったこと
を示す。ステップ１０６において十分な空間が存在する
と判断されると、伝送制御プロセッサ６０は次に、ホス
ト・メモリ３０内のＦＩＦＯ３２などの対応するＦＩＦ
Ｏに関し、それがシステム・バス４０の資源の効率的使
用を生成するために十分な転送データを有するかどうか
を判断する。
【００２５】同様にステップ１０８及びステップ１１０
において、伝送制御プロセッサはシステムＦＩＦＯ３２
の読出しポインタ及び書込みポインタを調査する。ＦＩ
ＦＯ３２の読出しポインタ及び書込みポインタがＦＩＦ
Ｏが空であることを示すと、カウンタがステップ１２０
で増分され、試行が不成功であったことを示す。次に伝
送制御プロセッサ６０はステップ１１８で、リスト上の
次のＦＩＦＯ３４に処理を進める。ホスト・メモリ３０
内の３２、３４、３６、．．．３８などのＦＩＦＯの読
出し及び書込みポインタが、十分な量のデータがサブシ
ステム・メモリ５０に転送されることを示すと、伝送制
御プロセッサ６０はシステム・バス４０を介してデータ
転送を開始する。伝送制御プロセッサ６０はステップ１
１２で、米国特許第３８１２４７５号において述べられ
るような直接メモリ・アクセス技術を用いて、システム
・バス４０上へのデータ転送を生じる。情報転送が完了
すると、伝送制御プロセッサ６０はステップ１１４で、
ホスト・メモリ３０及びサブシステム・メモリ５０内の
読出し及び書込みポインタをそれぞれ更新し、次にリン
ク・リスト５７内の次のＦＩＦＯに移行する。ステップ
１１６において１個のＦＩＦＯだけしか検出されない場
合には、プロセス１００はプロセスの開始１０２に戻
り、伝送制御プロセッサ６０の制御の下で次の転送を実
行する。上述のステップは、リンク・リスト内の次の各
連続するＦＩＦＯ３４、３６、．．．３８に対して、或
いはアプリケーション・プログラムが実行を完了するか
又は終了されるまで実行される。
において、伝送制御プロセッサはシステムＦＩＦＯ３２
の読出しポインタ及び書込みポインタを調査する。ＦＩ
ＦＯ３２の読出しポインタ及び書込みポインタがＦＩＦ
Ｏが空であることを示すと、カウンタがステップ１２０
で増分され、試行が不成功であったことを示す。次に伝
送制御プロセッサ６０はステップ１１８で、リスト上の
次のＦＩＦＯ３４に処理を進める。ホスト・メモリ３０
内の３２、３４、３６、．．．３８などのＦＩＦＯの読
出し及び書込みポインタが、十分な量のデータがサブシ
ステム・メモリ５０に転送されることを示すと、伝送制
御プロセッサ６０はシステム・バス４０を介してデータ
転送を開始する。伝送制御プロセッサ６０はステップ１
１２で、米国特許第３８１２４７５号において述べられ
るような直接メモリ・アクセス技術を用いて、システム
・バス４０上へのデータ転送を生じる。情報転送が完了
すると、伝送制御プロセッサ６０はステップ１１４で、
ホスト・メモリ３０及びサブシステム・メモリ５０内の
読出し及び書込みポインタをそれぞれ更新し、次にリン
ク・リスト５７内の次のＦＩＦＯに移行する。ステップ
１１６において１個のＦＩＦＯだけしか検出されない場
合には、プロセス１００はプロセスの開始１０２に戻
り、伝送制御プロセッサ６０の制御の下で次の転送を実
行する。上述のステップは、リンク・リスト内の次の各
連続するＦＩＦＯ３４、３６、．．．３８に対して、或
いはアプリケーション・プログラムが実行を完了するか
又は終了されるまで実行される。
【００２６】図６を参照すると、ここで述べられる本発
明は、ホスト・メモリ３０内の複数のＦＩＦＯからサブ
システム・メモリ５０内の複数のＦＩＦＯに情報を転送
するためにも使用される。このオペレーションは伝送制
御プロセッサ６０の制御の下で実行され、各ＦＩＦＯ３
２、３４、３６、５２、５４、５６は、リンク・リスト
５７内の次のＦＩＦＯ３４、３６、５４、５６を指すポ
インタを含み、最後のＦＩＦＯ３６、５６は最初のＦＩ
ＦＯ３２、５２を指し返す。この構成を使用し、３２−
５２、３４−５４などの複数のＦＩＦＯ対間の情報転送
が、リンク・リスト５７を横断することにより処理され
る。
明は、ホスト・メモリ３０内の複数のＦＩＦＯからサブ
システム・メモリ５０内の複数のＦＩＦＯに情報を転送
するためにも使用される。このオペレーションは伝送制
御プロセッサ６０の制御の下で実行され、各ＦＩＦＯ３
２、３４、３６、５２、５４、５６は、リンク・リスト
５７内の次のＦＩＦＯ３４、３６、５４、５６を指すポ
インタを含み、最後のＦＩＦＯ３６、５６は最初のＦＩ
ＦＯ３２、５２を指し返す。この構成を使用し、３２−
５２、３４−５４などの複数のＦＩＦＯ対間の情報転送
が、リンク・リスト５７を横断することにより処理され
る。
【００２７】１０１、１０３及び１０５などの複数のア
プリケーション・プログラムがホスト・プロセッサ２０
内で同時に動作し、サブシステム・アプリケーションの
ためのデータ及び制御情報を生成する。各アプリケーシ
ョン・プログラム１０１、１０３及び１０５はデータ又
は制御ストリームを生成し、情報をアプリケーション・
プログラムに関連するＦＩＦＯレジスタに記憶する。例
えば、アプリケーション・プログラム１０１はＦＩＦＯ
−１ ３２に割当てられ、アプリケーション・プログラ
ム１０３は自身にＦＩＦＯ−２ ３４を割当て、アプリ
ケーション・プログラム１０５は自身にＦＩＦＯ−３
３６を割当てる。全てのＦＩＦＯはシステム・メモリ３
０内に存在する。各アプリケーションはデータ又は制御
情報をサブシステム・メモリ５０へ伝送するために、そ
れらをそれぞれのＦＩＦＯに記憶する。各システム・メ
モリＦＩＦＯ３２、３４及び３６は、仮想アダプタとし
て動作し、データ又は制御情報をサブシステム・メモリ
５０内のＦＩＦＯ５２、５４及び５６の形式の対応する
仮想アダプタに伝送する。これらは全て伝送制御プロセ
ッサ６０の制御の下で実行される。
プリケーション・プログラムがホスト・プロセッサ２０
内で同時に動作し、サブシステム・アプリケーションの
ためのデータ及び制御情報を生成する。各アプリケーシ
ョン・プログラム１０１、１０３及び１０５はデータ又
は制御ストリームを生成し、情報をアプリケーション・
プログラムに関連するＦＩＦＯレジスタに記憶する。例
えば、アプリケーション・プログラム１０１はＦＩＦＯ
−１ ３２に割当てられ、アプリケーション・プログラ
ム１０３は自身にＦＩＦＯ−２ ３４を割当て、アプリ
ケーション・プログラム１０５は自身にＦＩＦＯ−３
３６を割当てる。全てのＦＩＦＯはシステム・メモリ３
０内に存在する。各アプリケーションはデータ又は制御
情報をサブシステム・メモリ５０へ伝送するために、そ
れらをそれぞれのＦＩＦＯに記憶する。各システム・メ
モリＦＩＦＯ３２、３４及び３６は、仮想アダプタとし
て動作し、データ又は制御情報をサブシステム・メモリ
５０内のＦＩＦＯ５２、５４及び５６の形式の対応する
仮想アダプタに伝送する。これらは全て伝送制御プロセ
ッサ６０の制御の下で実行される。
【００２８】ＤＭＡデータ転送は、データ及び制御情報
が伝送制御プロセッサの制御の下で、３２−５２、３４
−５４及び３６−５６などの仮想アダプタ対間で交換さ
れる時に、ホスト・プロセッサ２０が他の処理を継続で
きるように解放する。
が伝送制御プロセッサの制御の下で、３２−５２、３４
−５４及び３６−５６などの仮想アダプタ対間で交換さ
れる時に、ホスト・プロセッサ２０が他の処理を継続で
きるように解放する。
【００２９】伝送制御プロセッサ６０は、図６におい
て、ＦＩＦＯ３４と伝送制御プロセッサ６０を結ぶ実
線、及び伝送制御プロセッサ６０とサブシステム・メモ
リＦＩＦＯ５４を結ぶ実線で示されるように、システム
・メモリ３０内のＦＩＦＯ３４、及びサブシステム・メ
モリ５０内のＦＩＦＯ５４などの仮想アダプタ間の情報
フローを制御する。ＦＩＦＯ３２と伝送制御プロセッサ
６０との間の破線、及びＦＩＦＯ３６と伝送制御プロセ
ッサ６０との間の破線は、ＦＩＦＯ３４に含まれる情報
の終りに達した後に、データ及び制御情報を伝送するた
めに使用される別の使用可能なパスを示す。同様に伝送
制御プロセッサ６０とＦＩＦＯ５２との間、及び伝送制
御プロセッサ６０とＦＩＦＯ５６との間を結ぶ破線も存
在し、これらはＦＩＦＯ３４とＦＩＦＯ５４との間の伝
送の完了後に使用可能なデータ・パスを示す。
て、ＦＩＦＯ３４と伝送制御プロセッサ６０を結ぶ実
線、及び伝送制御プロセッサ６０とサブシステム・メモ
リＦＩＦＯ５４を結ぶ実線で示されるように、システム
・メモリ３０内のＦＩＦＯ３４、及びサブシステム・メ
モリ５０内のＦＩＦＯ５４などの仮想アダプタ間の情報
フローを制御する。ＦＩＦＯ３２と伝送制御プロセッサ
６０との間の破線、及びＦＩＦＯ３６と伝送制御プロセ
ッサ６０との間の破線は、ＦＩＦＯ３４に含まれる情報
の終りに達した後に、データ及び制御情報を伝送するた
めに使用される別の使用可能なパスを示す。同様に伝送
制御プロセッサ６０とＦＩＦＯ５２との間、及び伝送制
御プロセッサ６０とＦＩＦＯ５６との間を結ぶ破線も存
在し、これらはＦＩＦＯ３４とＦＩＦＯ５４との間の伝
送の完了後に使用可能なデータ・パスを示す。
【００３０】更に例として、ＦＩＦＯ５２は表示装置８
６（図４参照）上に表示されるグラフィックス表現を生
成するために使用されるデータ及び制御情報をサブシス
テム・アプリケーション・プロセッサ７０に提供するよ
うに、活動化される。
６（図４参照）上に表示されるグラフィックス表現を生
成するために使用されるデータ及び制御情報をサブシス
テム・アプリケーション・プロセッサ７０に提供するよ
うに、活動化される。
【００３１】実質的に、伝送制御プロセッサ６０の制御
の下で、ＦＩＦＯ対３２−５２、３４−５４及び３６−
５６を使用することにより、システム・メモリ３０とサ
ブシステム・メモリ５０との間でＤＭＡ転送の使用によ
るオーバヘッドを正当化するのに十分な量のデータを転
送可能となり、同時にホスト・プロセッサを他の処理の
ために解放することにより、システム・バス４０の効率
的使用が可能となる。
の下で、ＦＩＦＯ対３２−５２、３４−５４及び３６−
５６を使用することにより、システム・メモリ３０とサ
ブシステム・メモリ５０との間でＤＭＡ転送の使用によ
るオーバヘッドを正当化するのに十分な量のデータを転
送可能となり、同時にホスト・プロセッサを他の処理の
ために解放することにより、システム・バス４０の効率
的使用が可能となる。
【００３２】伝送制御プロセッサはまた、システム・バ
ス４０上において、ホスト・メモリ３０とサブシステム
・メモリ５０との間で伝送される情報を走査し、プログ
ラム・オペレーション・コードを探索することができ
る。転送において所定のオペレーション・コードに遭遇
すると、伝送制御プロセッサ６０はプロセスを停止し、
割込みをホスト・プロセッサ２０及びシステム・アプリ
ケーション・プロセッサ７０に通知したりする。
ス４０上において、ホスト・メモリ３０とサブシステム
・メモリ５０との間で伝送される情報を走査し、プログ
ラム・オペレーション・コードを探索することができ
る。転送において所定のオペレーション・コードに遭遇
すると、伝送制御プロセッサ６０はプロセスを停止し、
割込みをホスト・プロセッサ２０及びシステム・アプリ
ケーション・プロセッサ７０に通知したりする。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）オペレーティング・システム・プロ
グラムの制御の下でアプリケーション・プログラムを実
行する第１の処理手段と、前記第１の処理手段に接続さ
れ、前記第１の処理手段に関連するプログラム及びデー
タの形式の情報を記憶し、１個以上の周辺サブシステム
に伝送する前記情報を蓄積する１個以上の一時記憶レジ
スタを含む第１のメモリ手段と、前記第１のメモリ手段
に接続され、前記情報を前記１個以上の周辺サブシステ
ムに伝送する伝送手段と、前記伝送手段に接続される１
個以上の周辺サブシステムであって、各前記周辺サブシ
ステムが、前記伝送手段に接続され、前記第１のメモリ
と前記周辺サブシステムとの間の情報の伝送を制御する
伝送制御手段と、前記伝送手段及び前記伝送制御手段に
接続され、前記第１のメモリ手段から受信される情報及
び前記第１のメモリ手段に伝送される情報を記憶する第
２のメモリ手段であって、前記第１のメモリ手段から受
信される前記情報を記憶し、前記第２のメモリ手段から
前記第１のメモリ手段に伝送されるデータを蓄積する１
個以上の一時レジスタと、前記第２のメモリ手段に接続
され、前記第１のメモリ手段から前記第２のメモリ手段
に伝送される情報を処理する第２のプロセッサとを含む
前記第２のメモリ手段と、を含む各前記周辺サブシステ
ムとを含むデータ処理システム。 （２）前記第２のプロセッサに接続され、前記第２のプ
ロセッサによる処理情報結果を表示するビデオ表示シス
テムを含む、前記（１）記載のデータ処理システム。 （３）前記ビデオ表示システムが前記第２のプロセッサ
による処理の結果生じる情報のグラフィック表現を表示
する、前記（２）記載のデータ処理システム。 （４）前記第１のメモリ内の前記一時記憶レジスタがフ
ァーストイン−ファーストアウト・レジスタを含む、前
記（１）記載のデータ処理システム。 （５）前記第２のメモリ手段内の前記１個以上の一時レ
ジスタが、ファーストイン−ファーストアウト・レジス
タを含む、前記（１）記載のデータ処理システム。 （６）情報処理システムにおける第１のメモリ手段と第
２のメモリ手段との間のデータの効率的伝送方法であっ
て、第１のメモリ手段内の１個以上の一時レジスタ内の
データ量が第１の所定レベルに達したかどうかを判断す
る第１の判断ステップと、前記第１の判断ステップによ
り前記第１の所定レベルに達したと判断されると、直接
メモリ・アクセス転送を用いる伝送制御手段の制御によ
り、前記第１のメモリ手段内の前記一時レジスタから、
前記第２のメモリ手段内の対応する１個以上の一時レジ
スタにデータを伝送するステップとを含むデータ効率的
伝送方法。 （７）前記第２のメモリ手段内の前記１個以上の一時レ
ジスタ内に、伝送されるデータ量を収容する十分な空間
が存在するかどうかを判断するステップを含む、前記
（６）記載のデータ効率的伝送方法。 （８）情報を伝送するための多数の試行を表すカウント
を含む１個以上のカウンタを更新するステップを含む、
前記（６）記載のデータ効率的伝送方法。 （９）前記第１のメモリ手段内に、前記第２のメモリ手
段に伝送される情報を含む複数の一時記憶レジスタが存
在するかどうかを判断し、複数存在すると判断される
と、前の一時記憶レジスタからのデータ転送の完了後
に、次の一時記憶レジスタに移行するステップを含む、
前記（６）記載のデータ効率的伝送方法。
グラムの制御の下でアプリケーション・プログラムを実
行する第１の処理手段と、前記第１の処理手段に接続さ
れ、前記第１の処理手段に関連するプログラム及びデー
タの形式の情報を記憶し、１個以上の周辺サブシステム
に伝送する前記情報を蓄積する１個以上の一時記憶レジ
スタを含む第１のメモリ手段と、前記第１のメモリ手段
に接続され、前記情報を前記１個以上の周辺サブシステ
ムに伝送する伝送手段と、前記伝送手段に接続される１
個以上の周辺サブシステムであって、各前記周辺サブシ
ステムが、前記伝送手段に接続され、前記第１のメモリ
と前記周辺サブシステムとの間の情報の伝送を制御する
伝送制御手段と、前記伝送手段及び前記伝送制御手段に
接続され、前記第１のメモリ手段から受信される情報及
び前記第１のメモリ手段に伝送される情報を記憶する第
２のメモリ手段であって、前記第１のメモリ手段から受
信される前記情報を記憶し、前記第２のメモリ手段から
前記第１のメモリ手段に伝送されるデータを蓄積する１
個以上の一時レジスタと、前記第２のメモリ手段に接続
され、前記第１のメモリ手段から前記第２のメモリ手段
に伝送される情報を処理する第２のプロセッサとを含む
前記第２のメモリ手段と、を含む各前記周辺サブシステ
ムとを含むデータ処理システム。 （２）前記第２のプロセッサに接続され、前記第２のプ
ロセッサによる処理情報結果を表示するビデオ表示シス
テムを含む、前記（１）記載のデータ処理システム。 （３）前記ビデオ表示システムが前記第２のプロセッサ
による処理の結果生じる情報のグラフィック表現を表示
する、前記（２）記載のデータ処理システム。 （４）前記第１のメモリ内の前記一時記憶レジスタがフ
ァーストイン−ファーストアウト・レジスタを含む、前
記（１）記載のデータ処理システム。 （５）前記第２のメモリ手段内の前記１個以上の一時レ
ジスタが、ファーストイン−ファーストアウト・レジス
タを含む、前記（１）記載のデータ処理システム。 （６）情報処理システムにおける第１のメモリ手段と第
２のメモリ手段との間のデータの効率的伝送方法であっ
て、第１のメモリ手段内の１個以上の一時レジスタ内の
データ量が第１の所定レベルに達したかどうかを判断す
る第１の判断ステップと、前記第１の判断ステップによ
り前記第１の所定レベルに達したと判断されると、直接
メモリ・アクセス転送を用いる伝送制御手段の制御によ
り、前記第１のメモリ手段内の前記一時レジスタから、
前記第２のメモリ手段内の対応する１個以上の一時レジ
スタにデータを伝送するステップとを含むデータ効率的
伝送方法。 （７）前記第２のメモリ手段内の前記１個以上の一時レ
ジスタ内に、伝送されるデータ量を収容する十分な空間
が存在するかどうかを判断するステップを含む、前記
（６）記載のデータ効率的伝送方法。 （８）情報を伝送するための多数の試行を表すカウント
を含む１個以上のカウンタを更新するステップを含む、
前記（６）記載のデータ効率的伝送方法。 （９）前記第１のメモリ手段内に、前記第２のメモリ手
段に伝送される情報を含む複数の一時記憶レジスタが存
在するかどうかを判断し、複数存在すると判断される
と、前の一時記憶レジスタからのデータ転送の完了後
に、次の一時記憶レジスタに移行するステップを含む、
前記（６）記載のデータ効率的伝送方法。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
転送以前にＦＩＦＯレジスタにデータを蓄積することに
より、システム・バス上におけるデータ転送の開始及び
停止に関連するオーバヘッドの影響が最小化され、ホス
トとサブシステムとの間でデータを効率的に転送するこ
とが可能となる。
転送以前にＦＩＦＯレジスタにデータを蓄積することに
より、システム・バス上におけるデータ転送の開始及び
停止に関連するオーバヘッドの影響が最小化され、ホス
トとサブシステムとの間でデータを効率的に転送するこ
とが可能となる。
【図１】本発明の好適な実施例のブロック図である。
【図２】図１の実施例のホスト・メモリのＦＩＦＯレジ
スタ割当てを示す図である。
スタ割当てを示す図である。
【図３】図１の実施例のサブシステム・メモリのＦＩＦ
Ｏレジスタ割当てを示す図である。
Ｏレジスタ割当てを示す図である。
【図４】図１の実施例のグラフィックス・ディスプレイ
・サブシステムのブロック図である。
・サブシステムのブロック図である。
【図５】本発明の好適な実施例によるホストとサブシス
テム・メモリとの間の情報転送プロセスの流れ図であ
る。
テム・メモリとの間の情報転送プロセスの流れ図であ
る。
【図６】複数データ・パスを示す本発明の好適な実施例
のデータ流れ図である。
のデータ流れ図である。
１０ 情報処理システム ２０ ホスト・プロセッサ ３０ ホスト・メモリ ３２、５２ ＦＩＦＯ−１ ３４、５４ ＦＩＦＯ−２ ３６ ＦＩＦＯ−３ ３８、５６ ＦＩＦＯ−ｎ ４０ システム・バス ５０ サブシステム・メモリ ５７ リンク・リスト ６０ 伝送制御プログラム ７０ サブシステム・アプリケーション・プロセッサ ８０ グラフィックス・ディスプレイ・システム ８２ グラフィックス・プロセッサ ８４ ビデオ・フレーム・バッファ・メモリ ８６ ビデオ表示装置 ９０ サブシステム・バス １００ 情報伝送プロセス １０１、１０３、１０５ アプリケーション・プログラ
ム
ム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・デビッド・デニクラ アメリカ合衆国、ニューヨーク州ハーレ イ、レイナ・ストリート 125 (72)発明者 チャールズ・レイ・ジョンズ アメリカ合衆国、テキサス州オースティ ン、カシア・ドライブ 10703 (72)発明者 オマー・マーマウド・ラヒム アメリカ合衆国、ニューヨーク州シラキュ ーズ、ウエストブルック・ヒルズ・ドライ ブ 252 (72)発明者 デビッド・アンドリュー・ライス アメリカ合衆国、ニューヨーク州シラキュ ーズ、ウエストウブルック・ヒルズ・ドラ イブ 256 (72)発明者 マーク・アーネスト・バン・ノストランド アメリカ合衆国、ニューヨーク州スタッツ バーグ、ヘインズ・コート ２
Claims (9)
- 【請求項１】オペレーティング・システム・プログラム
の制御の下でアプリケーション・プログラムを実行する
第１の処理手段と、 前記第１の処理手段に接続され、前記第１の処理手段に
関連するプログラム及びデータの形式の情報を記憶し、
１個以上の周辺サブシステムに伝送する前記情報を蓄積
する１個以上の一時記憶レジスタを含む第１のメモリ手
段と、 前記第１のメモリ手段に接続され、前記情報を前記１個
以上の周辺サブシステムに伝送する伝送手段と、 前記伝送手段に接続される１個以上の周辺サブシステム
であって、 前記伝送手段に接続され、前記第１のメモリと前記周辺
サブシステムとの間の情報の伝送を制御する伝送制御手
段と、 前記伝送手段及び前記伝送制御手段に接続され、前記第
１のメモリ手段から受信される情報及び前記第１のメモ
リ手段に伝送される情報を記憶する第２のメモリ手段で
あって、前記第１のメモリ手段から受信される前記情報
を記憶し、前記第２のメモリ手段から前記第１のメモリ
手段に伝送されるデータを蓄積する１個以上の一時レジ
スタと、前記第２のメモリ手段に接続され、前記第１の
メモリ手段から前記第２のメモリ手段に伝送される情報
を処理する第２のプロセッサとを含む前記第２のメモリ
手段と、を含む各前記周辺サブシステムとを含むデータ
処理システム。 - 【請求項２】前記第２のプロセッサに接続され、前記第
２のプロセッサによる処理情報結果を表示するビデオ表
示システムを含む、 請求項１記載のデータ処理システム。 - 【請求項３】前記ビデオ表示システムが前記第２のプロ
セッサによる処理の結果生じる情報のグラフィック表現
を表示する、請求項２記載のデータ処理システム。 - 【請求項４】前記第１のメモリ内の前記一時記憶レジス
タがファーストイン−ファーストアウト・レジスタを含
む、請求項１記載のデータ処理システム。 - 【請求項５】前記第２のメモリ手段内の前記１個以上の
一時レジスタが、ファーストイン−ファーストアウト・
レジスタを含む、請求項１記載のデータ処理システム。 - 【請求項６】情報処理システムにおける第１のメモリ手
段と第２のメモリ手段との間のデータの効率的伝送方法
であって、 第１のメモリ手段内の１個以上の一時レジスタ内のデー
タ量が第１の所定レベルに達したかどうかを判断する第
１の判断ステップと、 前記第１の判断ステップにより前記第１の所定レベルに
達したと判断されると、直接メモリ・アクセス転送を用
いる伝送制御手段の制御により、前記第１のメモリ手段
内の前記一時レジスタから、前記第２のメモリ手段内の
対応する１個以上の一時レジスタにデータを伝送するス
テップとを含むデータ効率的伝送方法。 - 【請求項７】前記第２のメモリ手段内の前記１個以上の
一時レジスタ内に、伝送されるデータ量を収容する十分
な空間が存在するかどうかを判断するステップを含む、
請求項６記載のデータ効率的伝送方法。 - 【請求項８】情報を伝送するための多数の試行を表すカ
ウントを含む１個以上のカウンタを更新するステップを
含む、請求項６記載のデータ効率的伝送方法。 - 【請求項９】前記第１のメモリ手段内に、前記第２のメ
モリ手段に伝送される情報を含む複数の一時記憶レジス
タが存在するかどうかを判断し、複数存在すると判断さ
れると、前の一時記憶レジスタからのデータ転送の完了
後に、次の一時記憶レジスタに移行するステップを含
む、請求項６記載のデータ効率的伝送方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US14417593A | 1993-10-27 | 1993-10-27 | |
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