JPH03288284A - 並列処理システム - Google Patents
並列処理システムInfo
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- JPH03288284A JPH03288284A JP2089955A JP8995590A JPH03288284A JP H03288284 A JPH03288284 A JP H03288284A JP 2089955 A JP2089955 A JP 2089955A JP 8995590 A JP8995590 A JP 8995590A JP H03288284 A JPH03288284 A JP H03288284A
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- 239000000872 buffer Substances 0.000 claims abstract description 27
- 230000008878 coupling Effects 0.000 claims abstract description 9
- 238000010168 coupling process Methods 0.000 claims abstract description 9
- 238000005859 coupling reaction Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明ζよ 数値演算を主目的とする複数のプロセサを
用いる並列処理システムに係わり、特に複数のプロセサ
相互間で同一レコード（複数データ）を転送するブロー
ドキャスト転送機能を備えた並列処理システムに関すＬ 従来の技術 従来のブロードキャスト転送機能を備えた並列処理シス
テムとしては例えば特開昭６４−６２７５９号公報に示
されている。第６図はこの従来の並列処理システムの構
成国であり、 ６はプロセサエレメント（以下ＰＥ）、
５０はデータバ入 ５１はアドレスバス ５２は制御
線であも以上の様に構成された従来の並列処理システム
において、ＰＥ６−１が送り毛 ＰＥ６−２．６−３が
受は手とすると、ＰＥ６−１はデータ及び転送先アドレ
スをそれぞれデータバス５０、アドレスバス５１に送出
すも ここでアドレスはある１個のＰＥを特定するもの
ではなく、複数個のＰＥのブロックアドレスであり、Ｐ
Ｅ６−２、６−３は自分自身のアドレスとアドレスバス
５１上のアドレスの比較を行ない一致時にデータバス５
０上のデータを取り込払 ここで、アドレスは各ＰＥ内
のレジスタにあらかじめ設定されてい瓜制御情報５２は
転送屯 転送正常終了、異常終了等を示す爪 本発明と
の関わりは薄いのでここでは説明を省略すも 発明が解決しようとする課題 しかしなか板 上記のような構成では次に示す課題を有
してい氾 第１に送り手になれるＰＥは同時には１個だけであり、
複数のＰＥがデータを送りたい時にはシーケンシャルに
行なう必要があり性能が劣下する。
用いる並列処理システムに係わり、特に複数のプロセサ
相互間で同一レコード（複数データ）を転送するブロー
ドキャスト転送機能を備えた並列処理システムに関すＬ 従来の技術 従来のブロードキャスト転送機能を備えた並列処理シス
テムとしては例えば特開昭６４−６２７５９号公報に示
されている。第６図はこの従来の並列処理システムの構
成国であり、 ６はプロセサエレメント（以下ＰＥ）、
５０はデータバ入 ５１はアドレスバス ５２は制御
線であも以上の様に構成された従来の並列処理システム
において、ＰＥ６−１が送り毛 ＰＥ６−２．６−３が
受は手とすると、ＰＥ６−１はデータ及び転送先アドレ
スをそれぞれデータバス５０、アドレスバス５１に送出
すも ここでアドレスはある１個のＰＥを特定するもの
ではなく、複数個のＰＥのブロックアドレスであり、Ｐ
Ｅ６−２、６−３は自分自身のアドレスとアドレスバス
５１上のアドレスの比較を行ない一致時にデータバス５
０上のデータを取り込払 ここで、アドレスは各ＰＥ内
のレジスタにあらかじめ設定されてい瓜制御情報５２は
転送屯 転送正常終了、異常終了等を示す爪 本発明と
の関わりは薄いのでここでは説明を省略すも 発明が解決しようとする課題 しかしなか板 上記のような構成では次に示す課題を有
してい氾 第１に送り手になれるＰＥは同時には１個だけであり、
複数のＰＥがデータを送りたい時にはシーケンシャルに
行なう必要があり性能が劣下する。
第２に複数のデータのかたまり（以下レコード）を転送
する場合、各ＰＥ毎にレコード内の各データ毎のアドレ
スを格納するレジスタ及び比較器が必要となり、ハード
ウェアコストが大きくなａまた従来技術では触れられて
いない戟 一般に数値演算を主目的とする並列処理シス
テムではブロードキャスト転送以外の転送 即ち任意Ｐ
Ｅ間で複数のデータ（配列データ）を転送する機会も多
く、ここに使用するハードウェア、制御方式の共通 共
用化の必要があも 本発明はかかる点に鑑へ 複数のＰＥが送り手となって
レコードをブロードキャスト転送することが可能型 任
意ＰＥ間での複数データの転送とほぼ同じハードウェア
、制御方式が利用できる並列処理システムを提供するこ
とを目的とすも課題を解決するための手段 本発明はプロセサ、データ転送装置 メモリを含む複数
のプロセサエレメントと、前記プロセサエレメント相互
間にデータ転送が可能なごとく結合する結合手段を具備
し 前記データ転送装置は前記メモリより読み出された
データを複数個格納するバッファと、前記バッファ内デ
ータの送出回数及び送出順序を制御する制御手段を有す
る並列処理システムである。
する場合、各ＰＥ毎にレコード内の各データ毎のアドレ
スを格納するレジスタ及び比較器が必要となり、ハード
ウェアコストが大きくなａまた従来技術では触れられて
いない戟 一般に数値演算を主目的とする並列処理シス
テムではブロードキャスト転送以外の転送 即ち任意Ｐ
Ｅ間で複数のデータ（配列データ）を転送する機会も多
く、ここに使用するハードウェア、制御方式の共通 共
用化の必要があも 本発明はかかる点に鑑へ 複数のＰＥが送り手となって
レコードをブロードキャスト転送することが可能型 任
意ＰＥ間での複数データの転送とほぼ同じハードウェア
、制御方式が利用できる並列処理システムを提供するこ
とを目的とすも課題を解決するための手段 本発明はプロセサ、データ転送装置 メモリを含む複数
のプロセサエレメントと、前記プロセサエレメント相互
間にデータ転送が可能なごとく結合する結合手段を具備
し 前記データ転送装置は前記メモリより読み出された
データを複数個格納するバッファと、前記バッファ内デ
ータの送出回数及び送出順序を制御する制御手段を有す
る並列処理システムである。
また前記バッファ部として、複数個のデータを格納する
格納部と、前記格納部内の書き込み位置を示すライトポ
インタと、前記格納部内の読み出し位置を示すリードポ
インタと、前記格納部の出力を格納するラッチと、前記
ラッチ出力と外部入力を選択するセレクタを具備し 前
記セレクタ出力を前記格納部の入力とし 通常の先入れ
先出し制御に加えて、前記セレクタを外部入力を選択す
る方向に定めて複数のデータを前記格納部に順次格納し
た抵 前記セレクタを前記ラッチ出力を選択する方向に
定めて、前記リードポインタの示すデータを出力すると
共に前記ラッチ及び前記セレクタ経由で前記データを前
記ライトポインタの示す位置に書き込む動作を行う装置
を用いてなる前記並列処理システムであも 作用 本発明における並列処理システム１よ 前記した構成に
より、ＰＥ内のメモリより読み出された複数のデータを
データ転送装置内のバッファに一旦格納し このデータ
の送出回数及び送出順序の制御によりブロードキャスト
転送を実現すもより具体的には 前記した基本的には先
入れ先出し制御を行うバッファにおいて、セレクタを外
部入力を選択する方向に定めてメモリより読み出したレ
コードを格納部に格納した抵 セレクタをラッチ出力を
選択する方向に定めて、リードポインタの示すデータを
結合手段経由で他ＰＥに出力すると共にラッチ及びセレ
クタ経由で、送出したのと同じデータをライトポインタ
の示す位置に書き込む制御を行うことで、同一レコード
の複数回送出を実現すも 実施例 第１図１よ 本発明の第１の実施例における並列処理シ
ステムの構成図を示すものであも 第１図において、並
列処理システムはプロセサ１、データ転送装置３、メモ
リ２を含む複数のプロセサエレメント６−１〜６−３と
、前記プロセサエレメント相互間にデータ転送が可能な
ごとく結合する結合手段７から構成されも また デー
タ転送装置３ζよ バッファ５と制御手段４からなも
以上の様に構成された並列処理システムにおいてＣヨ基
本的にはプロセサ１とメモリ２の間で演算処理が行われ
も データ転送装置３はプロセサ１のコブロセサの位置
づけであり、メモリ２と結合手段７との間の転送制御を
行なう。ここで、データ転送装置３はメモリ２より読み
出したデータをバッファ５に格納す氏 制御手段４はバ
ッファ５内のデータを結合手段７に送出するに際して送
出回数順序を制御すも 同一データを複数回転送する際
でＬ メモリアクセスは１回だけであり、バスを占拠し
ないのでプロセサの実行性能は向上すも第２図Ｃヨ
本発明の第２の実施例における並列処理システムの構成
阻 第３図は同実施例中のバッファの構成阻 第４
図は同バッファの動作説明飄 第５図ζよ 同バッファ
を用いた場合の動作タイミング図であも これらにおい
て、 ８はクロスバスイッチ、 １０は入九 １１は出
、ｆｉ １２はラッチ、 １３は格納ｉ １４はラ
イトポイン久 １５はリードポイン久 １６はセレクタ
であもここで第２図は第１図の結合手段７をクロスバス
イッチ網で構成した例であ４ ＰＥ数は４であり、ク
ロスバスイッチ網は４ｘ４であり、 ＦＩＦ○をスイッ
チとして用いていも なｈ ＰＥ内の構成は第１図に
準する力支 結合手段７とのインターフェースは２ポー
トであも まずバッファ周辺の動作を説明すも 第３図において、
ライトポインタ１４は格納部１３内の書き込み位置 リ
ードポインタ１５は読み出し位置を示す。ここで、通常
はセレクタ１６を入力１０を選択するように設定し 先
入れ先出しアルゴリズムに沿って、ライトポインタ１４
及びリードポインタ１５を操作し 格納部１３の書き込
へ 読み出しを行なう。
格納部と、前記格納部内の書き込み位置を示すライトポ
インタと、前記格納部内の読み出し位置を示すリードポ
インタと、前記格納部の出力を格納するラッチと、前記
ラッチ出力と外部入力を選択するセレクタを具備し 前
記セレクタ出力を前記格納部の入力とし 通常の先入れ
先出し制御に加えて、前記セレクタを外部入力を選択す
る方向に定めて複数のデータを前記格納部に順次格納し
た抵 前記セレクタを前記ラッチ出力を選択する方向に
定めて、前記リードポインタの示すデータを出力すると
共に前記ラッチ及び前記セレクタ経由で前記データを前
記ライトポインタの示す位置に書き込む動作を行う装置
を用いてなる前記並列処理システムであも 作用 本発明における並列処理システム１よ 前記した構成に
より、ＰＥ内のメモリより読み出された複数のデータを
データ転送装置内のバッファに一旦格納し このデータ
の送出回数及び送出順序の制御によりブロードキャスト
転送を実現すもより具体的には 前記した基本的には先
入れ先出し制御を行うバッファにおいて、セレクタを外
部入力を選択する方向に定めてメモリより読み出したレ
コードを格納部に格納した抵 セレクタをラッチ出力を
選択する方向に定めて、リードポインタの示すデータを
結合手段経由で他ＰＥに出力すると共にラッチ及びセレ
クタ経由で、送出したのと同じデータをライトポインタ
の示す位置に書き込む制御を行うことで、同一レコード
の複数回送出を実現すも 実施例 第１図１よ 本発明の第１の実施例における並列処理シ
ステムの構成図を示すものであも 第１図において、並
列処理システムはプロセサ１、データ転送装置３、メモ
リ２を含む複数のプロセサエレメント６−１〜６−３と
、前記プロセサエレメント相互間にデータ転送が可能な
ごとく結合する結合手段７から構成されも また デー
タ転送装置３ζよ バッファ５と制御手段４からなも
以上の様に構成された並列処理システムにおいてＣヨ基
本的にはプロセサ１とメモリ２の間で演算処理が行われ
も データ転送装置３はプロセサ１のコブロセサの位置
づけであり、メモリ２と結合手段７との間の転送制御を
行なう。ここで、データ転送装置３はメモリ２より読み
出したデータをバッファ５に格納す氏 制御手段４はバ
ッファ５内のデータを結合手段７に送出するに際して送
出回数順序を制御すも 同一データを複数回転送する際
でＬ メモリアクセスは１回だけであり、バスを占拠し
ないのでプロセサの実行性能は向上すも第２図Ｃヨ
本発明の第２の実施例における並列処理システムの構成
阻 第３図は同実施例中のバッファの構成阻 第４
図は同バッファの動作説明飄 第５図ζよ 同バッファ
を用いた場合の動作タイミング図であも これらにおい
て、 ８はクロスバスイッチ、 １０は入九 １１は出
、ｆｉ １２はラッチ、 １３は格納ｉ １４はラ
イトポイン久 １５はリードポイン久 １６はセレクタ
であもここで第２図は第１図の結合手段７をクロスバス
イッチ網で構成した例であ４ ＰＥ数は４であり、ク
ロスバスイッチ網は４ｘ４であり、 ＦＩＦ○をスイッ
チとして用いていも なｈ ＰＥ内の構成は第１図に
準する力支 結合手段７とのインターフェースは２ポー
トであも まずバッファ周辺の動作を説明すも 第３図において、
ライトポインタ１４は格納部１３内の書き込み位置 リ
ードポインタ１５は読み出し位置を示す。ここで、通常
はセレクタ１６を入力１０を選択するように設定し 先
入れ先出しアルゴリズムに沿って、ライトポインタ１４
及びリードポインタ１５を操作し 格納部１３の書き込
へ 読み出しを行なう。
ブロードキャスト転送時には次の様な制御を行なう。３
つのデータＡ、 Ｂ、 Ｃを１つのレコードとすも
第４図及び第５図を用いて説明すもまずセレクタ１６
を外部人力を選択する方向に定めて３つのデータＡ、
Ｂ、 Ｃを格納部に順次格納する（第４図（ａ）、
第５図ＣＩ）。ここで、データ出力は行わな（℃ ■レフー１分（ここでは３）のデータが格納された後、
セレクタ１０をラッチ１２の出力を選択する方向に定め
て、 リードポインタ１５の示すデータを出力すると共
にラッチ１２及びセレクタＩＯ経由で出力されたのと同
じデータをライトポインタ１４の示す位置に書き込む動
作を所定回数繰り返す（第４図（ｂ）、（ｃ）（ｄ）、
第５図Ｃ２）。これにより同一レコードが正しい順序（
本例ではＡ−Ｂ−Ｃ−Ａ−Ｂ−Ｃ・・・）で送出されも
ここで、ラッチ１２は出力データが次段のラッチに取り
込まれた後に当該データをバッファに書き込むために一
時格納するためのものであも再び、第２図の説明を行な
う。ＰＥ６−１が３つのデータＡ、 ＆ Ｃを、Ｐ
Ｅ６−２が３つのデータＸ、 Ｙ、 Ｚを同時に全
てのＰＥに送出する場合を考えも ＰＥ６−１はデータＡ、 Ｂ、 Ｃをクロスバスイ
ッチ８−１−１．８−１−２、８−１−３、８１−４に
送出す４ＰＥ６−１の送出回数は １つのクロスバスイ
ッチに対して３回であり、クロスバスイッチが４個ある
ので、計１２回であも同様にＰＥ６−２は３つのデータ
ｘ、 ｙ、 ｚをクロスバスイッチ８−２−１、８
−２−２、８−２−３、８−２−４に対して送出すも
受は側は例えばＰＥ６−３はクロスバスイッチ８−１−
３よりＡ、 Ｂ、 Ｃを、 ８−２−３よりｘ、
ｙ、 ｚを受は取る。他の３ＰＥについても同様で
あり、結局データＡ、 ＆ Ｃ，Ｘ、 Ｙ、
Ｚが全てのＰＥに転送されたことになる。即板 本発明
によれば複数のＰＥが送り手となってレコードをブロー
ドキャスト転送することが可能となり、総合的な性能は
向上すも また ブロードキャスト思入 即ち任意ＰＥ間での配列
転送を行なう場合、例えｊｆ、ＰＥ６−１が他のＰＥに
それぞれ異なるデータを送る際にはＰＥ６−１はクロス
バスイッチ８−１−１．８−１−２．８−１−３、８−
１−４に順次データを書き込へ 他のＰＥはこれらを読
み出すことになん このために！；ＬＰＥ６−１はメモ
リより読み出したデータを順次送出する機構が必要であ
り、少なくとも本実施例で示したバッファ５の格納部１
３、ライトポインタ１４、 リードポインタ１５の構成
は必要であム つまり本実施例Ｃヨ ブロードキャス
ト転送以外に必要な機構紙 バッファ部５の帰還ラッチ
１２およびセレクタ１６を加えた構造であり、またこれ
により初期のデータ格納を除けば バッファ部は通常の
ＦＩＦ○と全く同じ制御で動作すも また実際にＬＳＩ
に実装される瓢 この様なバッファはビットスライスで
レイアウトされることが多くフィードスルー領域等を利
用すれば 面積増大も防止できも 即ちここに関わるハ
ードウェア及び制御のコストは極めて低いものであも 発明の効果 以上述べてきたように 本発明における並列処理システ
ムは複数のＰＥが送り手となってレコードをブロードキ
ャスト転送することを可能とし並列処理システム全体の
性能向上に大きく寄与すも またブロードキャスト転送
以外に必要な機構にバッファ部の帰還ラッチ、セレクタ
を加えた構造であり、極めて制弧 ハードウェアコスト
が低（１ますます重要性が高くなる数値演算分野におい
て、ブロードキャスト転送は並列処理システムにおける
各種の解法において頻繁に出現すも ブロードキャスト
転送を高速かつ低コストで実現する本発明は非常に有用
なものであａ
つのデータＡ、 Ｂ、 Ｃを１つのレコードとすも
第４図及び第５図を用いて説明すもまずセレクタ１６
を外部人力を選択する方向に定めて３つのデータＡ、
Ｂ、 Ｃを格納部に順次格納する（第４図（ａ）、
第５図ＣＩ）。ここで、データ出力は行わな（℃ ■レフー１分（ここでは３）のデータが格納された後、
セレクタ１０をラッチ１２の出力を選択する方向に定め
て、 リードポインタ１５の示すデータを出力すると共
にラッチ１２及びセレクタＩＯ経由で出力されたのと同
じデータをライトポインタ１４の示す位置に書き込む動
作を所定回数繰り返す（第４図（ｂ）、（ｃ）（ｄ）、
第５図Ｃ２）。これにより同一レコードが正しい順序（
本例ではＡ−Ｂ−Ｃ−Ａ−Ｂ−Ｃ・・・）で送出されも
ここで、ラッチ１２は出力データが次段のラッチに取り
込まれた後に当該データをバッファに書き込むために一
時格納するためのものであも再び、第２図の説明を行な
う。ＰＥ６−１が３つのデータＡ、 ＆ Ｃを、Ｐ
Ｅ６−２が３つのデータＸ、 Ｙ、 Ｚを同時に全
てのＰＥに送出する場合を考えも ＰＥ６−１はデータＡ、 Ｂ、 Ｃをクロスバスイ
ッチ８−１−１．８−１−２、８−１−３、８１−４に
送出す４ＰＥ６−１の送出回数は １つのクロスバスイ
ッチに対して３回であり、クロスバスイッチが４個ある
ので、計１２回であも同様にＰＥ６−２は３つのデータ
ｘ、 ｙ、 ｚをクロスバスイッチ８−２−１、８
−２−２、８−２−３、８−２−４に対して送出すも
受は側は例えばＰＥ６−３はクロスバスイッチ８−１−
３よりＡ、 Ｂ、 Ｃを、 ８−２−３よりｘ、
ｙ、 ｚを受は取る。他の３ＰＥについても同様で
あり、結局データＡ、 ＆ Ｃ，Ｘ、 Ｙ、
Ｚが全てのＰＥに転送されたことになる。即板 本発明
によれば複数のＰＥが送り手となってレコードをブロー
ドキャスト転送することが可能となり、総合的な性能は
向上すも また ブロードキャスト思入 即ち任意ＰＥ間での配列
転送を行なう場合、例えｊｆ、ＰＥ６−１が他のＰＥに
それぞれ異なるデータを送る際にはＰＥ６−１はクロス
バスイッチ８−１−１．８−１−２．８−１−３、８−
１−４に順次データを書き込へ 他のＰＥはこれらを読
み出すことになん このために！；ＬＰＥ６−１はメモ
リより読み出したデータを順次送出する機構が必要であ
り、少なくとも本実施例で示したバッファ５の格納部１
３、ライトポインタ１４、 リードポインタ１５の構成
は必要であム つまり本実施例Ｃヨ ブロードキャス
ト転送以外に必要な機構紙 バッファ部５の帰還ラッチ
１２およびセレクタ１６を加えた構造であり、またこれ
により初期のデータ格納を除けば バッファ部は通常の
ＦＩＦ○と全く同じ制御で動作すも また実際にＬＳＩ
に実装される瓢 この様なバッファはビットスライスで
レイアウトされることが多くフィードスルー領域等を利
用すれば 面積増大も防止できも 即ちここに関わるハ
ードウェア及び制御のコストは極めて低いものであも 発明の効果 以上述べてきたように 本発明における並列処理システ
ムは複数のＰＥが送り手となってレコードをブロードキ
ャスト転送することを可能とし並列処理システム全体の
性能向上に大きく寄与すも またブロードキャスト転送
以外に必要な機構にバッファ部の帰還ラッチ、セレクタ
を加えた構造であり、極めて制弧 ハードウェアコスト
が低（１ますます重要性が高くなる数値演算分野におい
て、ブロードキャスト転送は並列処理システムにおける
各種の解法において頻繁に出現すも ブロードキャスト
転送を高速かつ低コストで実現する本発明は非常に有用
なものであａ
第１図は本発明の第１の実施例における並列処理システ
ムの構成は 第２図は本発明の第２の実施例における並
列処理システムの構成は 第３図は同実施例中のバッ
ファの構成阻 第４図は同バッファの動作説明は 第５
図は同バッファを用いた場合の動作タイミング阻 第６
図は従来の並列処理システムの構成図である。 １・・・プロセサ、 ２・・・メモリ、 ３・・・デー
タ転送袋Ｌ ４・・・制御手北 ５・・・バッファ、
６・・・プロセサエレメント、 ７・・・結合手比 ８
・・・クロスバスイッチ、 １０・・・入Ａｌｌ・・・
出方 １２・・・ラッチ、 １３・・・格納ｆｆ１Ｌ
１４・・・ライトポイン久 １５・・・り一ドボイン
久 １６−・・セレクタ。
ムの構成は 第２図は本発明の第２の実施例における並
列処理システムの構成は 第３図は同実施例中のバッ
ファの構成阻 第４図は同バッファの動作説明は 第５
図は同バッファを用いた場合の動作タイミング阻 第６
図は従来の並列処理システムの構成図である。 １・・・プロセサ、 ２・・・メモリ、 ３・・・デー
タ転送袋Ｌ ４・・・制御手北 ５・・・バッファ、
６・・・プロセサエレメント、 ７・・・結合手比 ８
・・・クロスバスイッチ、 １０・・・入Ａｌｌ・・・
出方 １２・・・ラッチ、 １３・・・格納ｆｆ１Ｌ
１４・・・ライトポイン久 １５・・・り一ドボイン
久 １６−・・セレクタ。
Claims (2)
- （１）プロセサ、データ転送装置、メモリを含む複数の
プロセサエレメントと、前記プロセサエレメント相互間
にデータ転送が可能なごとく結合する結合手段を具備し
、前記データ転送装置は前記メモリより読み出されたデ
ータを複数個格納するバッファと、前記バッファ内デー
タの送出回数及び送出順序を制御する制御手段を有する
並列処理システム。 - （２）複数個のデータを格納する格納部と、前記格納部
内の書き込み位置を示すライトポインタと、前記格納部
内の読み出し位置を示すリードポインタと、前記格納部
の出力を格納するラッチと、前記ラッチ出力と外部入力
を選択するセレクタを具備し、前記セレクタ出力を前記
格納部の入力とし、通常の先入れ先出し制御に加えて、
前記セレクタを外部入力を選択する方向に定めて複数の
データを前記格納部に順次格納した後、前記セレクタを
前記ラッチ出力を選択する方向に定めて、前記リードポ
インタの示すデータを出力すると共に前記ラッチ及び前
記セレクタ経由で前記データを前記ライトポインタの示
す位置に書き込む動作を行うバッファを用いてなる特許
請求の範囲第１項記載の並列処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089955A JP2926859B2 (ja) | 1990-04-04 | 1990-04-04 | 並列処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089955A JP2926859B2 (ja) | 1990-04-04 | 1990-04-04 | 並列処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03288284A true JPH03288284A (ja) | 1991-12-18 |
| JP2926859B2 JP2926859B2 (ja) | 1999-07-28 |
Family
ID=13985117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089955A Expired - Fee Related JP2926859B2 (ja) | 1990-04-04 | 1990-04-04 | 並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235141A (ja) * | 1995-02-28 | 1996-09-13 | Kofu Nippon Denki Kk | 情報処理システム |
-
1990
- 1990-04-04 JP JP2089955A patent/JP2926859B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235141A (ja) * | 1995-02-28 | 1996-09-13 | Kofu Nippon Denki Kk | 情報処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2926859B2 (ja) | 1999-07-28 |
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