JPH04258046A - データ受信制御回路 - Google Patents
データ受信制御回路Info
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- JPH04258046A JPH04258046A JP3019589A JP1958991A JPH04258046A JP H04258046 A JPH04258046 A JP H04258046A JP 3019589 A JP3019589 A JP 3019589A JP 1958991 A JP1958991 A JP 1958991A JP H04258046 A JPH04258046 A JP H04258046A
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- JP
- Japan
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- fifo
- frame
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000004891 communication Methods 0.000 claims abstract description 9
- 230000015654 memory Effects 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Computer And Data Communications (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ受信制御回路に関
し、特にシリアル・データからなるショート・フレーム
受信時のメモリを制御するデータ受信制御回路に関する
。
し、特にシリアル・データからなるショート・フレーム
受信時のメモリを制御するデータ受信制御回路に関する
。
【０００２】
【従来の技術】従来、規定された通信プロトコル、例え
ばハイレベル・データ・リンク制御手順（ＨＤＬＣ）に
おけるフレーム・フォーマットは、１つのフレームをア
ドレス・フィールド，制御フィールド，情報フィールド
およびＦＣＳフィールドで構成している。このＨＤＬＣ
フレームとして送られてくるシリアル・データを受信し
、これをパラレル・データに変換してホスト・システム
に転送する回路としては、シリアル・パラレル変換回路
とファーストイン・ファーストアウト・メモリ（以下、
受信ＦＩＦＯと称す）によって構成される受信回路が用
いられる。
ばハイレベル・データ・リンク制御手順（ＨＤＬＣ）に
おけるフレーム・フォーマットは、１つのフレームをア
ドレス・フィールド，制御フィールド，情報フィールド
およびＦＣＳフィールドで構成している。このＨＤＬＣ
フレームとして送られてくるシリアル・データを受信し
、これをパラレル・データに変換してホスト・システム
に転送する回路としては、シリアル・パラレル変換回路
とファーストイン・ファーストアウト・メモリ（以下、
受信ＦＩＦＯと称す）によって構成される受信回路が用
いられる。
【０００３】図３は従来の一例を示すデータ受信制御回
路のブロック図である。図３に示すように、このデータ
受信制御回路はＨＤＬＣフレーム・フォーマットで信号
線より送られてくるシリアル受信信号Ｘを、以下に述べ
る手順で受信ＦＩＦＯ３Ａに格納する。まず、受信回路
が受信可能状態になると、受信回路は同期検出モードに
なるので、８ビット長のシフト・レジスタで構成される
フラグ検出回路１は受信されるシリアル受信信号Ｘの中
のフラグ検出を開始する。この状態は最初のフラグが検
出されるまで継続される。次に、フラグが検出されて、
シリアル受信信号Ｘに関するフレーム同期が確立すると
、フラグ検出回路１はフラグ検出信号Ｂをアクティブに
してデータ受信状態に遷移し、受信データのアセンブル
を開始する。データ受信状態では、フラグ検出回路１か
ら出力された受信データＡをあらかじめ定められたビッ
ト長ｎごとにシリアル・パラレル変換回路２でｎビット
のパラレルな受信データＣにアセンブルする。この受信
データＣはアセンブルされるたびに、パラレルな信号線
を通して受信ＦＩＦＯ書き込み信号Ｌに基づき受信ＦＩ
ＦＯ３Ａに転送される。通常、受信ＦＩＦＯ３Ａは数十
段のＦＩＦＯ構成をとり、各段はパラレル受信データＣ
を格納するためのｎビット幅のデータ・レジスタ４と、
１ビットのユース・ビット・レジスタ５および１ビット
のエンド・ビット・レジスタ６からなる。ユース・ビッ
ト・レジスタ５はデータ・レジスタ４の各段に有効な受
信データが存在することを示し、エンド・ビット・レジ
スタ６は受信フレームの最後の受信データがデータ・レ
ジスタ４に存在することを示す。また、データ受信制御
回路はデータ受信中でもフラグ検出機能は有効であり、
一度データ受信状態に移ってから再びフラグを検出する
と、１つのフレームの終了とみなし、フレームの最後の
受信データをデータ・レジスタ４に書き込むとともに、
フレーム終了検出信号Ｆによりエンド・ビット・レジス
タ６をセットする。次に、かかるデータ受信制御回路は
受信ＦＩＦＯ３Ａの読み出し端のユース・ビット・レジ
スタ５によりホスト・システムに受信データの引き取り
を要求する。一方、ホスト・システムではユース・ビッ
トがアクティブである限り順次受信ＦＩＦＯ３Ａから受
信データを読み出し続け、エンド・ビットがアクティブ
である受信データを読み出すことにより１つの受信フレ
ームの最終データを認識する。このような手順により、
ホスト・システムはＨＤＬＣフレーム・フォーマットで
送られてきた受信データを受信する。
路のブロック図である。図３に示すように、このデータ
受信制御回路はＨＤＬＣフレーム・フォーマットで信号
線より送られてくるシリアル受信信号Ｘを、以下に述べ
る手順で受信ＦＩＦＯ３Ａに格納する。まず、受信回路
が受信可能状態になると、受信回路は同期検出モードに
なるので、８ビット長のシフト・レジスタで構成される
フラグ検出回路１は受信されるシリアル受信信号Ｘの中
のフラグ検出を開始する。この状態は最初のフラグが検
出されるまで継続される。次に、フラグが検出されて、
シリアル受信信号Ｘに関するフレーム同期が確立すると
、フラグ検出回路１はフラグ検出信号Ｂをアクティブに
してデータ受信状態に遷移し、受信データのアセンブル
を開始する。データ受信状態では、フラグ検出回路１か
ら出力された受信データＡをあらかじめ定められたビッ
ト長ｎごとにシリアル・パラレル変換回路２でｎビット
のパラレルな受信データＣにアセンブルする。この受信
データＣはアセンブルされるたびに、パラレルな信号線
を通して受信ＦＩＦＯ書き込み信号Ｌに基づき受信ＦＩ
ＦＯ３Ａに転送される。通常、受信ＦＩＦＯ３Ａは数十
段のＦＩＦＯ構成をとり、各段はパラレル受信データＣ
を格納するためのｎビット幅のデータ・レジスタ４と、
１ビットのユース・ビット・レジスタ５および１ビット
のエンド・ビット・レジスタ６からなる。ユース・ビッ
ト・レジスタ５はデータ・レジスタ４の各段に有効な受
信データが存在することを示し、エンド・ビット・レジ
スタ６は受信フレームの最後の受信データがデータ・レ
ジスタ４に存在することを示す。また、データ受信制御
回路はデータ受信中でもフラグ検出機能は有効であり、
一度データ受信状態に移ってから再びフラグを検出する
と、１つのフレームの終了とみなし、フレームの最後の
受信データをデータ・レジスタ４に書き込むとともに、
フレーム終了検出信号Ｆによりエンド・ビット・レジス
タ６をセットする。次に、かかるデータ受信制御回路は
受信ＦＩＦＯ３Ａの読み出し端のユース・ビット・レジ
スタ５によりホスト・システムに受信データの引き取り
を要求する。一方、ホスト・システムではユース・ビッ
トがアクティブである限り順次受信ＦＩＦＯ３Ａから受
信データを読み出し続け、エンド・ビットがアクティブ
である受信データを読み出すことにより１つの受信フレ
ームの最終データを認識する。このような手順により、
ホスト・システムはＨＤＬＣフレーム・フォーマットで
送られてきた受信データを受信する。
【０００４】
【発明が解決しようとする課題】上述した従来のデータ
受信制御回路は、ＨＤＬＣプロトコルで規定されていな
いフレームであっても、すべてのフレームを一度受信Ｆ
ＩＦＯに格納する。このため、ホスト・システムがアド
レス・フィールドおよび制御フィールドによりそのフレ
ームの有効性を迅速に判断ならびに処理をしないと、連
続するフレームの受信に対応できず、オーバーランを発
生し、受信フレームを損失するという欠点がある。また
、かかる受信フレームのオーバーランを防ぐために、Ｄ
ＭＡ等により受信フレームをすべて外部の記憶領域に転
送しても、ホスト・システムがフレーム処理のために再
び記憶領域をアクセスするので、システム全体の効率が
低下するという欠点がある。
受信制御回路は、ＨＤＬＣプロトコルで規定されていな
いフレームであっても、すべてのフレームを一度受信Ｆ
ＩＦＯに格納する。このため、ホスト・システムがアド
レス・フィールドおよび制御フィールドによりそのフレ
ームの有効性を迅速に判断ならびに処理をしないと、連
続するフレームの受信に対応できず、オーバーランを発
生し、受信フレームを損失するという欠点がある。また
、かかる受信フレームのオーバーランを防ぐために、Ｄ
ＭＡ等により受信フレームをすべて外部の記憶領域に転
送しても、ホスト・システムがフレーム処理のために再
び記憶領域をアクセスするので、システム全体の効率が
低下するという欠点がある。
【０００５】本発明の目的は、かかるフレームの有効性
を迅速に判断し、システム全体の効率を向上させること
のできるデータ受信制御回路を提供することにある。
を迅速に判断し、システム全体の効率を向上させること
のできるデータ受信制御回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のデータ受信制御
回路は、規定されたデータ通信プロトコルに基づきまと
まったデータ・ブロックにより１つのフレームを構成し
、シリアル信号として送信される前記フレームを連続し
て受信するデータ受信制御回路において、前記シリアル
信号の中のフラグを検出するフラグ検出回路と、前記フ
ラグ検出回路からの前記シリアル信号をｎビット単位の
パラレル・データに変換するシリアル・パラレル変換回
路と、先頭の前記パラレル・データを規定されたバイト
数だけ格納するファーストイン・ファーストアウト構成
の第一のメモリと、前記第一のメモリに接続され前記フ
レームのパラレル受信データを格納するファーストイン
・ファーストアウト構成の第二のメモリと、前記パラレ
ル受信データの受信数をカウントし且つ前記第一および
第二のメモリ間のデータ転送を制御するファーストイン
・ファーストアウト・メモリ制御回路とを有し、前記フ
レームを受信してバイト数をカウントすることにより規
定されたフレーム長以上のフレームを前記第二のメモリ
に格納し、連続した前記フレームの受信を行うように構
成している。
回路は、規定されたデータ通信プロトコルに基づきまと
まったデータ・ブロックにより１つのフレームを構成し
、シリアル信号として送信される前記フレームを連続し
て受信するデータ受信制御回路において、前記シリアル
信号の中のフラグを検出するフラグ検出回路と、前記フ
ラグ検出回路からの前記シリアル信号をｎビット単位の
パラレル・データに変換するシリアル・パラレル変換回
路と、先頭の前記パラレル・データを規定されたバイト
数だけ格納するファーストイン・ファーストアウト構成
の第一のメモリと、前記第一のメモリに接続され前記フ
レームのパラレル受信データを格納するファーストイン
・ファーストアウト構成の第二のメモリと、前記パラレ
ル受信データの受信数をカウントし且つ前記第一および
第二のメモリ間のデータ転送を制御するファーストイン
・ファーストアウト・メモリ制御回路とを有し、前記フ
レームを受信してバイト数をカウントすることにより規
定されたフレーム長以上のフレームを前記第二のメモリ
に格納し、連続した前記フレームの受信を行うように構
成している。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の第一の実施例を示すデータ
受信制御回路のブロック図である。図１に示すように、
本実施例はＨＤＬＣフレーム・フォーマットで信号線に
送られてくるシリアル受信信号Ｘの中からフラグを検出
し且つＨＤＬＣフレームとの同期を確立するフラグ検出
回路１を備えており、これは例えば８ビット長のシフト
・レジスタで構成される。検出されたフラグ信号Ｂはシ
リアル・パラレル（Ｓ／Ｐ）変換回路２に伝えられる。 フラグが検出され、シリアル受信信号Ｘに関するフレー
ム同期が確立すると、データ受信状態に遷移し、受信デ
ータのアセンブルが開始される。データ受信状態では、
あらかじめ定められたビット長ｎごとに、Ｓ／Ｐ変換回
路２によりフラグ検出回路１から出力されたシリアル受
信信号Ａをｎビットのパラレルな受信データＣにアセン
ブルし、パラレルな信号として出力する。このパラレル
受信データＣはアセンブルされるたびに、ショートＦＩ
ＦＯ書き込み信号Ｅに基づきショートＦＩＦＯ３に転送
される。このショートＦＩＦＯ３は数段のＦＩＦＯ構成
をとり、その出力はＦＩＦＯ制御回路１１の指示により
、パラレル受信データＤとして数十段のＦＩＦＯ構成を
とるデータＦＩＦＯ７に送出される。これらのショート
ＦＩＦＯ３およびデータＦＩＦＯ７の各段はそれぞれ受
信データＣを格納するためのｎビット幅のデータ・レジ
スタ４および８と、受信データＣの存在を示す１ビット
のユース・ビット・レジスタ５および９と、その受信デ
ータがフレームの最後のデータであることを示す１ビッ
トのエンド・ビット・レジスタ６および１０とから構成
される。
受信制御回路のブロック図である。図１に示すように、
本実施例はＨＤＬＣフレーム・フォーマットで信号線に
送られてくるシリアル受信信号Ｘの中からフラグを検出
し且つＨＤＬＣフレームとの同期を確立するフラグ検出
回路１を備えており、これは例えば８ビット長のシフト
・レジスタで構成される。検出されたフラグ信号Ｂはシ
リアル・パラレル（Ｓ／Ｐ）変換回路２に伝えられる。 フラグが検出され、シリアル受信信号Ｘに関するフレー
ム同期が確立すると、データ受信状態に遷移し、受信デ
ータのアセンブルが開始される。データ受信状態では、
あらかじめ定められたビット長ｎごとに、Ｓ／Ｐ変換回
路２によりフラグ検出回路１から出力されたシリアル受
信信号Ａをｎビットのパラレルな受信データＣにアセン
ブルし、パラレルな信号として出力する。このパラレル
受信データＣはアセンブルされるたびに、ショートＦＩ
ＦＯ書き込み信号Ｅに基づきショートＦＩＦＯ３に転送
される。このショートＦＩＦＯ３は数段のＦＩＦＯ構成
をとり、その出力はＦＩＦＯ制御回路１１の指示により
、パラレル受信データＤとして数十段のＦＩＦＯ構成を
とるデータＦＩＦＯ７に送出される。これらのショート
ＦＩＦＯ３およびデータＦＩＦＯ７の各段はそれぞれ受
信データＣを格納するためのｎビット幅のデータ・レジ
スタ４および８と、受信データＣの存在を示す１ビット
のユース・ビット・レジスタ５および９と、その受信デ
ータがフレームの最後のデータであることを示す１ビッ
トのエンド・ビット・レジスタ６および１０とから構成
される。
【０００９】一方、前述したＦＩＦＯ制御回路１１はシ
ョートＦＩＦＯ３に格納された受信データＣをデータＦ
ＩＦＯ７にパラレル受信データＤとして転送するか否か
を制御する回路である。まず、データＦＩＦＯ７に直前
の受信フレームの最終データが転送されたことを示す最
終データ書込信号Ｉがアクティブになると、ＦＩＦＯ制
御回路１１は次に受信されショートＦＩＦＯ３に転送さ
れるフレームが通信プロトコルで規定されたフレーム長
を満たしているか否かを判定する。ここで、ＨＤＬＣプ
ロトコルであれば、アドレス・フィールド１バイト，制
御フィールド１バイト，ＦＣＳフィールド２バイトで構
成される４バイト長のフレームが最短有効フレームであ
る。ショートＦＩＦＯ３に受信データＣが転送されるた
びに、その受信データＣのユース・ビットおよびエンド
・ビットの両情報がユースビット信号Ｇ，エンドビット
信号ＨとしてＦＩＦＯ制御回路１１に伝達される。ＦＩ
ＦＯ制御回路１１はこの情報により受信フレームのバイ
ト数をカウントして判定する。すなわち、ユースビット
信号Ｇにより３バイトをカウントするまでにエンド・ビ
ット信号Ｈを検出すれば、そのフレームは４バイト未満
のショート・フレームであると判断する。この場合、デ
ータＦＩＦＯ７にはショートＦＩＦＯ３の受信データＣ
を転送せず、ＦＩＦＯ制御回路１１からのショートＦＩ
ＦＯリセット信号ＫによりショートＦＩＦＯ３をクリア
し、再び次のフレームが受信されるのを待つ。また、３
バイトをカウントしたときに、エンド・ビット信号Ｈを
一度も検出しなければ、そのフレームは４バイト長以上
であると判断し、データＦＩＦＯ書き込み信号Ｊをアク
ティブにし、ショートＦＩＦＯ３の受信データＣを順次
データＦＩＦＯ７に転送する。
ョートＦＩＦＯ３に格納された受信データＣをデータＦ
ＩＦＯ７にパラレル受信データＤとして転送するか否か
を制御する回路である。まず、データＦＩＦＯ７に直前
の受信フレームの最終データが転送されたことを示す最
終データ書込信号Ｉがアクティブになると、ＦＩＦＯ制
御回路１１は次に受信されショートＦＩＦＯ３に転送さ
れるフレームが通信プロトコルで規定されたフレーム長
を満たしているか否かを判定する。ここで、ＨＤＬＣプ
ロトコルであれば、アドレス・フィールド１バイト，制
御フィールド１バイト，ＦＣＳフィールド２バイトで構
成される４バイト長のフレームが最短有効フレームであ
る。ショートＦＩＦＯ３に受信データＣが転送されるた
びに、その受信データＣのユース・ビットおよびエンド
・ビットの両情報がユースビット信号Ｇ，エンドビット
信号ＨとしてＦＩＦＯ制御回路１１に伝達される。ＦＩ
ＦＯ制御回路１１はこの情報により受信フレームのバイ
ト数をカウントして判定する。すなわち、ユースビット
信号Ｇにより３バイトをカウントするまでにエンド・ビ
ット信号Ｈを検出すれば、そのフレームは４バイト未満
のショート・フレームであると判断する。この場合、デ
ータＦＩＦＯ７にはショートＦＩＦＯ３の受信データＣ
を転送せず、ＦＩＦＯ制御回路１１からのショートＦＩ
ＦＯリセット信号ＫによりショートＦＩＦＯ３をクリア
し、再び次のフレームが受信されるのを待つ。また、３
バイトをカウントしたときに、エンド・ビット信号Ｈを
一度も検出しなければ、そのフレームは４バイト長以上
であると判断し、データＦＩＦＯ書き込み信号Ｊをアク
ティブにし、ショートＦＩＦＯ３の受信データＣを順次
データＦＩＦＯ７に転送する。
【００１０】上述したように、このような受信制御回路
はフレームが連続して送られてくる場合、無効なフレー
ムを含むすべての受信フレームをホスト・システムに報
告するのではなく、少なくとも規定されたフレーム長を
満たす有効フレームのみを報告することになる。一方、
ホスト・システムでは無効フレームに対する受信処理を
行う必要がないので、プロトコル処理に関するオーバー
ヘッドが軽減される。従って、連続して受信するフレー
ムに対しても迅速に処理を行い、システム全体の効率を
低下させることなく、より高速な通信を行うことが可能
になる。
はフレームが連続して送られてくる場合、無効なフレー
ムを含むすべての受信フレームをホスト・システムに報
告するのではなく、少なくとも規定されたフレーム長を
満たす有効フレームのみを報告することになる。一方、
ホスト・システムでは無効フレームに対する受信処理を
行う必要がないので、プロトコル処理に関するオーバー
ヘッドが軽減される。従って、連続して受信するフレー
ムに対しても迅速に処理を行い、システム全体の効率を
低下させることなく、より高速な通信を行うことが可能
になる。
【００１１】図２は本発明の第二の実施例を示すデータ
受信制御回路のブロック図である。図２に示すように、
本実施例は前述した第一の実施例に対し、プログラマブ
ルなフレーム長カウンタ回路をＦＩＦＯ制御回路１１に
配置した例であり、他は第一の実施例と同様の構成であ
る。通常ＨＤＬＣプロトコルでは、アドレス・フィール
ド１バイト，制御フィールド１バイト，ＦＣＳフィール
ド２バイトで構成される４バイト長のフレームが規格で
定められた最短有効フレームである。しかし、アドレス
拡張モードではアドレス・ファールドは２バイトである
。また、モジュロ１２８を使用する場合には制御フィー
ルドは２バイトに拡張される。さらに、ＣＣＩＴＴ勧告
−３２では４バイトのＦＣＳフィールドが扱われる。 従って、ＨＤＬＣプロトコルでの最短有効フレーム長は
４〜８バイトである。このため、かかるＦＩＦＯ制御回
路１１は受信フレームの先頭からあらかじめプログラム
された（ｍ−１）バイト（４≦ｍ≦８）について、受信
フレームが最短有効フレーム長であるか否かを判断し、
データＦＩＦＯ書き込み信号ＪおよびショートＦＩＦＯ
リセット信号Ｋを制御する。なお、すべてのモードに対
応させるため、ショートＦＩＦＯ３は（ｍ−１）段で構
成する必要がある。
受信制御回路のブロック図である。図２に示すように、
本実施例は前述した第一の実施例に対し、プログラマブ
ルなフレーム長カウンタ回路をＦＩＦＯ制御回路１１に
配置した例であり、他は第一の実施例と同様の構成であ
る。通常ＨＤＬＣプロトコルでは、アドレス・フィール
ド１バイト，制御フィールド１バイト，ＦＣＳフィール
ド２バイトで構成される４バイト長のフレームが規格で
定められた最短有効フレームである。しかし、アドレス
拡張モードではアドレス・ファールドは２バイトである
。また、モジュロ１２８を使用する場合には制御フィー
ルドは２バイトに拡張される。さらに、ＣＣＩＴＴ勧告
−３２では４バイトのＦＣＳフィールドが扱われる。 従って、ＨＤＬＣプロトコルでの最短有効フレーム長は
４〜８バイトである。このため、かかるＦＩＦＯ制御回
路１１は受信フレームの先頭からあらかじめプログラム
された（ｍ−１）バイト（４≦ｍ≦８）について、受信
フレームが最短有効フレーム長であるか否かを判断し、
データＦＩＦＯ書き込み信号ＪおよびショートＦＩＦＯ
リセット信号Ｋを制御する。なお、すべてのモードに対
応させるため、ショートＦＩＦＯ３は（ｍ−１）段で構
成する必要がある。
【００１２】上述したように、本実施例の受信制御回路
も、前述した第一の実施例と同様に、フレームが連続し
て送られてくる場合、無効なフレームを含むすべての受
信フレームをホスト・システムに報告するのではなく、
少なくともあらかじめプログラムされ且つ規定されたフ
レーム長を満たす有効フレームのみを報告する。一方、
ホスト・システムでは無効フレームに対する受信処理を
行う必要がないので、プロトコル処理に関するオーバー
ヘッドが軽減される。従って、連続して受信するフレー
ムに対しても迅速に処理を行い、システム全体の効率を
低下させることなく、より高速な通信を行うことが可能
になる。
も、前述した第一の実施例と同様に、フレームが連続し
て送られてくる場合、無効なフレームを含むすべての受
信フレームをホスト・システムに報告するのではなく、
少なくともあらかじめプログラムされ且つ規定されたフ
レーム長を満たす有効フレームのみを報告する。一方、
ホスト・システムでは無効フレームに対する受信処理を
行う必要がないので、プロトコル処理に関するオーバー
ヘッドが軽減される。従って、連続して受信するフレー
ムに対しても迅速に処理を行い、システム全体の効率を
低下させることなく、より高速な通信を行うことが可能
になる。
【００１３】
【発明の効果】以上説明したように、本発明のデータ受
信制御回路は規定された通信プロトコルに従い連続して
受信するフレームに対し、受信フレームの有効フレーム
長から受信フレームを選択し、そのフレームが最短有効
フレーム長であるか否かを判定することにより、有効な
受信フレームのみを、ホスト・システムに引き渡すこと
が可能になり、またホスト・システムでは無効フレーム
に対する受信処理を行う必要がないので、プロトコル処
理に関するオーバーヘッドが軽減される。従って、本発
明は連続して受信するフレームに対しても迅速に処理を
行い、システム全体の効率を低下させることなく、より
高速な通信を行うことができるという効果がある。
信制御回路は規定された通信プロトコルに従い連続して
受信するフレームに対し、受信フレームの有効フレーム
長から受信フレームを選択し、そのフレームが最短有効
フレーム長であるか否かを判定することにより、有効な
受信フレームのみを、ホスト・システムに引き渡すこと
が可能になり、またホスト・システムでは無効フレーム
に対する受信処理を行う必要がないので、プロトコル処
理に関するオーバーヘッドが軽減される。従って、本発
明は連続して受信するフレームに対しても迅速に処理を
行い、システム全体の効率を低下させることなく、より
高速な通信を行うことができるという効果がある。
【図１】本発明の第一の実施例を示すデータ受信制御回
路のブロック図である。
路のブロック図である。
【図２】本発明の第二の実施例を示すデータ受信制御回
路のブロック図である。
路のブロック図である。
【図３】従来の一例を示すデータ受信制御回路のブロッ
ク図である。
ク図である。
１ フラグ検出回路
２ シリアル・パラレル変換回路３ ショ
ートＦＩＦＯ ４，８ データ・レジスタ ５，９ ユース・ビット・レジスタ６，１０
エンド・ビット・レジスタ７ データＦＩＦ
Ｏ １１ ＦＩＦＯ制御回路 Ｘ，Ａ シリアル受信信号 Ｂ フラグ検出信号 Ｃ，Ｄ パラレル受信データ Ｅ ショートＦＩＦＯ書き込み信号Ｆ フ
レーム終了検出信号 Ｇ ユース・ビット信号 Ｈ エンド・ビット信号 Ｉ 最終データ書き込み信号 Ｊ データＦＩＦＯ書き込み信号
ートＦＩＦＯ ４，８ データ・レジスタ ５，９ ユース・ビット・レジスタ６，１０
エンド・ビット・レジスタ７ データＦＩＦ
Ｏ １１ ＦＩＦＯ制御回路 Ｘ，Ａ シリアル受信信号 Ｂ フラグ検出信号 Ｃ，Ｄ パラレル受信データ Ｅ ショートＦＩＦＯ書き込み信号Ｆ フ
レーム終了検出信号 Ｇ ユース・ビット信号 Ｈ エンド・ビット信号 Ｉ 最終データ書き込み信号 Ｊ データＦＩＦＯ書き込み信号
Claims (1)
- 【請求項１】 規定されたデータ通信プロトコルに基
づきまとまったデータ・ブロックにより１つのフレーム
を構成し、シリアル信号として送信される前記フレーム
を連続して受信するデータ受信制御回路において、前記
シリアル信号の中のフラグを検出するフラグ検出回路と
、前記フラグ検出回路からの前記シリアル信号をｎビッ
ト単位のパラレル・データに変換するシリアル・パラレ
ル変換回路と、先頭の前記パラレル・データを規定され
たバイト数だけ格納するファーストイン・ファーストア
ウト構成の第一のメモリと、前記第一のメモリに接続さ
れ前記フレームのパラレル受信データを格納するファー
ストイン・ファーストアウト構成の第二のメモリと、前
記パラレル受信データの受信数をカウントし且つ前記第
一および第二のメモリ間のデータ転送を制御するファー
ストイン・ファーストアウト・メモリ制御回路とを有し
、前記フレームを受信してバイト数をカウントすること
により規定されたフレーム長以上のフレームを前記第二
のメモリに格納し、連続した前記フレームの受信を行う
ことを特徴とするデータ受信制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019589A JPH04258046A (ja) | 1991-02-13 | 1991-02-13 | データ受信制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019589A JPH04258046A (ja) | 1991-02-13 | 1991-02-13 | データ受信制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258046A true JPH04258046A (ja) | 1992-09-14 |
Family
ID=12003444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019589A Pending JPH04258046A (ja) | 1991-02-13 | 1991-02-13 | データ受信制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258046A (ja) |
-
1991
- 1991-02-13 JP JP3019589A patent/JPH04258046A/ja active Pending
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