JPH0628308A - 異なる幅を有する２つのデータバスの間にデータを転送するためのシステム及び方法 - Google Patents
異なる幅を有する２つのデータバスの間にデータを転送するためのシステム及び方法Info
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- JPH0628308A JPH0628308A JP5066858A JP6685893A JPH0628308A JP H0628308 A JPH0628308 A JP H0628308A JP 5066858 A JP5066858 A JP 5066858A JP 6685893 A JP6685893 A JP 6685893A JP H0628308 A JPH0628308 A JP H0628308A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
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- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Abstract
(57)【要約】
【目的】 異なるバス幅を有する２つのデータバスの間
のデータ転送のためのシステムおよび方法において完全
なアライナの必要を除去する。 【構成】 バイトトラッキングシステム６０は、３２ビ
ット幅のシステムバス３４を有する。システムＩ／Ｆ４
８は、システムバス３４をＦＩＦＯバッファ４２に接続
し、４バイトのデータワード６２を与える。バッファ４
２は、ワードの書込および読出でアクセス可能である。
４：１マルチプレクサ６４は、３２ビット幅のバス６６
によってバッファ４２の出力側に接続され、データワー
ド６２の正しいバイト６３を８ビットの出力バス６８へ
多重送信する。バイトトラッカ回路７０は、マルチプレ
クサ６４を制御してどのバイト６３を出力バス６８に送
るかを決定する。出力バス６８に与えられるバイト６３
は、Ｐ／Ｓ変換器によってシリアルに変換され、エンコ
ーダ／デコーダ３６に与えられる。
のデータ転送のためのシステムおよび方法において完全
なアライナの必要を除去する。 【構成】 バイトトラッキングシステム６０は、３２ビ
ット幅のシステムバス３４を有する。システムＩ／Ｆ４
８は、システムバス３４をＦＩＦＯバッファ４２に接続
し、４バイトのデータワード６２を与える。バッファ４
２は、ワードの書込および読出でアクセス可能である。
４：１マルチプレクサ６４は、３２ビット幅のバス６６
によってバッファ４２の出力側に接続され、データワー
ド６２の正しいバイト６３を８ビットの出力バス６８へ
多重送信する。バイトトラッカ回路７０は、マルチプレ
クサ６４を制御してどのバイト６３を出力バス６８に送
るかを決定する。出力バス６８に与えられるバイト６３
は、Ｐ／Ｓ変換器によってシリアルに変換され、エンコ
ーダ／デコーダ３６に与えられる。
Description
【０００１】
【発明の分野】この発明は、一般的に異なる幅を有する
２つのデータバスの間にデータを転送するためのシステ
ムおよび方法に関する。より特定的には、それは、情報
が、一方のバスから連続してバッファに渡されかつバッ
ファから他方のバスに連続して取出される２つのデータ
バスをインタフェースするように設計されたディジタル
記憶バッファを含むようなシステムおよび方法に関する
ものである。さらに特定的には、この発明は先入れ先出
し（ＦＩＦＯ）バッファ装置を介してより幅の広いデー
タバスを、２つのバスの最大公分母と同じ大きさを有す
る第２のバスにインタフェースするために論理回路を含
むようなシステムおよび方法に関するものである。
２つのデータバスの間にデータを転送するためのシステ
ムおよび方法に関する。より特定的には、それは、情報
が、一方のバスから連続してバッファに渡されかつバッ
ファから他方のバスに連続して取出される２つのデータ
バスをインタフェースするように設計されたディジタル
記憶バッファを含むようなシステムおよび方法に関する
ものである。さらに特定的には、この発明は先入れ先出
し（ＦＩＦＯ）バッファ装置を介してより幅の広いデー
タバスを、２つのバスの最大公分母と同じ大きさを有す
る第２のバスにインタフェースするために論理回路を含
むようなシステムおよび方法に関するものである。
【０００２】
【先行技術の説明】そのようなシステムにおいては、よ
り幅の広いバスから与えられるデータは、バスの全幅を
表わす完全ワード、またはバスの１部分だけがそれに関
連する有効データを有することを意味する部分ワードを
含むことができる。インタフェースは、部分ワードの中
の無効データを認識しなければならず、かつ第２のバス
に無効データを渡してはならない。
り幅の広いバスから与えられるデータは、バスの全幅を
表わす完全ワード、またはバスの１部分だけがそれに関
連する有効データを有することを意味する部分ワードを
含むことができる。インタフェースは、部分ワードの中
の無効データを認識しなければならず、かつ第２のバス
に無効データを渡してはならない。
【０００３】整列されたデータをＦＩＦＯメモリバッフ
ァに通す前に無効データを認識しかつ除去するために、
完全なデータアライナを使用することは既知である。デ
ータアライナは、典型的にはデータをパックし、無効デ
ータフィールドを除去するマルチプレクサを含む。一時
保持レジスタは、パック過程の間データを記憶するため
に使用される。ＦＩＦＯバッファメモリに書込まれない
ワードのいかなる部分も、一時保持レジスタに記憶され
なければならず、かついかなる後続のワードもこれらの
記憶されたデータと整列されなければならない。結果と
して生じる論理は、かなりの量の制御論理を必要とし、
それは高速バスインタフェースの速度を制限する。
ァに通す前に無効データを認識しかつ除去するために、
完全なデータアライナを使用することは既知である。デ
ータアライナは、典型的にはデータをパックし、無効デ
ータフィールドを除去するマルチプレクサを含む。一時
保持レジスタは、パック過程の間データを記憶するため
に使用される。ＦＩＦＯバッファメモリに書込まれない
ワードのいかなる部分も、一時保持レジスタに記憶され
なければならず、かついかなる後続のワードもこれらの
記憶されたデータと整列されなければならない。結果と
して生じる論理は、かなりの量の制御論理を必要とし、
それは高速バスインタフェースの速度を制限する。
【０００４】
【発明の概要】したがって、この発明の目的は、異なる
バス幅を有する２つのデータバスの間にデータを転送す
るためのシステムおよび方法における完全なアライナの
必要を除去することである。
バス幅を有する２つのデータバスの間にデータを転送す
るためのシステムおよび方法における完全なアライナの
必要を除去することである。
【０００５】この発明の他の目的は、完全なアライナの
ための制御論理によって導入される速度制限が防止され
るようなシステムおよび方法を提供することである。
ための制御論理によって導入される速度制限が防止され
るようなシステムおよび方法を提供することである。
【０００６】この発明は、完全なアライナの必要を除去
することによって、完全なデータアライナおよびそれら
の制御論理の制限を回避する。完全または部分データワ
ードは、その全体がＦＩＦＯバッファメモリに書込ま
れ、無効データは関連の欠陥レジスタに欠陥として記録
される。バイトトラッカは、ＦＩＦＯバッファメモリの
出力の端に設置され、そこでデータがバッファから読出
されている一方で、無効データがスキップされる。
することによって、完全なデータアライナおよびそれら
の制御論理の制限を回避する。完全または部分データワ
ードは、その全体がＦＩＦＯバッファメモリに書込ま
れ、無効データは関連の欠陥レジスタに欠陥として記録
される。バイトトラッカは、ＦＩＦＯバッファメモリの
出力の端に設置され、そこでデータがバッファから読出
されている一方で、無効データがスキップされる。
【０００７】これらの、および関連する目的の達成は、
ここに開示される新規のバイトトラッキングのシステム
および方法を使用することによって成し遂げられるであ
ろう。この発明に従ったバイトトラッキングシステム
は、多数バイトのワードのデータを異なる幅を有する第
１のバスと第２のバスとの間に転送する。システムイン
タフェースは、第１のバスに接続される。先入れ先出し
バッファメモリは、その入力が、第１のバスに対応する
幅のシステムインタフェースバスによって、システムイ
ンタフェースに接続される。先入れ先出しバッファメモ
リは、多数バイトの各々を、関連する多ビットのバイト
有効性フィールドを備えた多数バイトデータフィールド
に記憶するために形成される。先入れ先出しバッファメ
モリは、その出力が、第１のバスに対応する幅のバッフ
ァメモリ出力バスによって接続される。バッファメモリ
出力バスは、マルチプレクサに接続される。マルチプレ
クサは第２のバスに接続され、バイトトラッカは先入れ
先出しバッファメモリのバイト有効性フィールドとマル
チプレクサとに接続され、先入れ先出しバッファメモリ
から第２のバスに有効バイトを提供するようにマルチプ
レクサの動作を制御する。
ここに開示される新規のバイトトラッキングのシステム
および方法を使用することによって成し遂げられるであ
ろう。この発明に従ったバイトトラッキングシステム
は、多数バイトのワードのデータを異なる幅を有する第
１のバスと第２のバスとの間に転送する。システムイン
タフェースは、第１のバスに接続される。先入れ先出し
バッファメモリは、その入力が、第１のバスに対応する
幅のシステムインタフェースバスによって、システムイ
ンタフェースに接続される。先入れ先出しバッファメモ
リは、多数バイトの各々を、関連する多ビットのバイト
有効性フィールドを備えた多数バイトデータフィールド
に記憶するために形成される。先入れ先出しバッファメ
モリは、その出力が、第１のバスに対応する幅のバッフ
ァメモリ出力バスによって接続される。バッファメモリ
出力バスは、マルチプレクサに接続される。マルチプレ
クサは第２のバスに接続され、バイトトラッカは先入れ
先出しバッファメモリのバイト有効性フィールドとマル
チプレクサとに接続され、先入れ先出しバッファメモリ
から第２のバスに有効バイトを提供するようにマルチプ
レクサの動作を制御する。
【０００８】この発明に従ったバイトトラッキングの方
法は、多数バイトのワードのデータを、異なる幅を有す
る第１のバスと第２のバスとの間に転送する。多数バイ
トのワードは、先入れ先出しバッファメモリに記憶され
る。多数バイトのワードの各々に対する関連する多ビッ
トのバイト有効性データは、先入れ先出しバッファメモ
リに記憶される。多数バイトのワードは、マルチプレク
サに与えられる。多数バイトのワードのどのバイトが有
効データを含むかは、多ビットのバイト有効性データを
使用して決定される。多数バイトのワードからの有効バ
イトは、マルチプレクサから第２のバスに与えられる。
法は、多数バイトのワードのデータを、異なる幅を有す
る第１のバスと第２のバスとの間に転送する。多数バイ
トのワードは、先入れ先出しバッファメモリに記憶され
る。多数バイトのワードの各々に対する関連する多ビッ
トのバイト有効性データは、先入れ先出しバッファメモ
リに記憶される。多数バイトのワードは、マルチプレク
サに与えられる。多数バイトのワードのどのバイトが有
効データを含むかは、多ビットのバイト有効性データを
使用して決定される。多数バイトのワードからの有効バ
イトは、マルチプレクサから第２のバスに与えられる。
【０００９】この発明の先のおよび関連する目的と利点
と特徴との達成は、図面とともに、次に述べるこの発明
のより詳細な説明を検討すれば、当業者により容易に明
らかになるであろう。
と特徴との達成は、図面とともに、次に述べるこの発明
のより詳細な説明を検討すれば、当業者により容易に明
らかになるであろう。
【００１０】
【実施例の詳細な説明】今、図面、特に図１を参照する
と、イーサネットデータ処理ネットワークでインタフェ
ースとして使用されるメディアアクセスコントローラ
（ＭＡＣ）３０が示されている。ＭＡＣ３０は、共用の
イーサネットシリアルデータ経路３２とシステムバス３
４との間の情報の移動を制御する。ＭＡＣ３０は、マン
チェスタエンコーダ／デコーダ３６とＭＡＣコア３８と
を含み、それは好ましい実施例では、ＩＥＥＥ８０２．
３の規格に従って実現される。ＭＡＣ３０はまた、コマ
ンドおよび制御レジスタ４６だけでなく、受信ＦＩＦＯ
４０と伝送ＦＩＦＯ４２とＦＩＦＯ制御論理４４とを含
む。システムバスインタフェースユニット４８は、受信
および伝送ＦＩＦＯ４０および４２とシステムバス３４
との間に論理的に配置される。ＭＡＣコア３８は、局ア
ドレス検出（ＳＡＤ）ユニット５０を含み、それはＭＡ
Ｃ３０によって受取られるパケットが実際にそれに向け
られかつ全体としてとらえられるべきであるか、または
異なるＭＡＣ局（図示せず）に向けられかつ拒絶される
べきであるかを決定する。この発明のバイトトラッキン
グシステムは、ＭＡＣ３０のシステムバスインタフェー
スユニット４８と伝送ＦＩＦＯ４２とＭＡＣコア３８と
マンチェスタエンコーダ／デコーダ３６とに組込まれ
る。イーサネットデータ処理ネットワークとＭＡＣ３０
とのさらなる背景情報は、共通に所有された、クレイフ
ォードの「外部アドレス検出インタフェースおよび関連
した方法」と題され１９９２年２月２４日出願の出願連
続番号第０７／８４１１１３号で提供され、その開示を
引用によりここに援用する。
と、イーサネットデータ処理ネットワークでインタフェ
ースとして使用されるメディアアクセスコントローラ
（ＭＡＣ）３０が示されている。ＭＡＣ３０は、共用の
イーサネットシリアルデータ経路３２とシステムバス３
４との間の情報の移動を制御する。ＭＡＣ３０は、マン
チェスタエンコーダ／デコーダ３６とＭＡＣコア３８と
を含み、それは好ましい実施例では、ＩＥＥＥ８０２．
３の規格に従って実現される。ＭＡＣ３０はまた、コマ
ンドおよび制御レジスタ４６だけでなく、受信ＦＩＦＯ
４０と伝送ＦＩＦＯ４２とＦＩＦＯ制御論理４４とを含
む。システムバスインタフェースユニット４８は、受信
および伝送ＦＩＦＯ４０および４２とシステムバス３４
との間に論理的に配置される。ＭＡＣコア３８は、局ア
ドレス検出（ＳＡＤ）ユニット５０を含み、それはＭＡ
Ｃ３０によって受取られるパケットが実際にそれに向け
られかつ全体としてとらえられるべきであるか、または
異なるＭＡＣ局（図示せず）に向けられかつ拒絶される
べきであるかを決定する。この発明のバイトトラッキン
グシステムは、ＭＡＣ３０のシステムバスインタフェー
スユニット４８と伝送ＦＩＦＯ４２とＭＡＣコア３８と
マンチェスタエンコーダ／デコーダ３６とに組込まれ
る。イーサネットデータ処理ネットワークとＭＡＣ３０
とのさらなる背景情報は、共通に所有された、クレイフ
ォードの「外部アドレス検出インタフェースおよび関連
した方法」と題され１９９２年２月２４日出願の出願連
続番号第０７／８４１１１３号で提供され、その開示を
引用によりここに援用する。
【００１１】バイトトラッキングシステム６０の詳細
は、図２に示されている。システムバス３４は、３２ビ
ット幅のデータバスである。システムバスインタフェー
スユニット４８は、システムバス３４を伝送ＦＩＦＯバ
ッファメモリ４２に接続して、４バイトのデータワード
６２をＦＩＦＯバッファメモリ４２に与える。ＦＩＦＯ
バッファメモリ４２は、ワードの書込および読出でアク
セス可能である。４：１のマルチプレクサ６４は、３２
ビット幅のバス６６によってＦＩＦＯバッファメモリ４
２の出力側に接続される。マルチプレクサ６４は、デー
タワード６２からの正しいバイト６３を８ビットの出力
バス６８に多重送信するために使用される。バイトトラ
ッカ回路７０は、マルチプレクサ６４を制御し、かつど
のバイト６３が出力バス６８に送られるべきかを決定す
る。出力バス６８に与えられたバイト６３はパラレル／
シリアル変換器６９によってシリアルビットストリーム
に変換され、それはマンチェスタエンコーダ／デコーダ
３６に与えられる。
は、図２に示されている。システムバス３４は、３２ビ
ット幅のデータバスである。システムバスインタフェー
スユニット４８は、システムバス３４を伝送ＦＩＦＯバ
ッファメモリ４２に接続して、４バイトのデータワード
６２をＦＩＦＯバッファメモリ４２に与える。ＦＩＦＯ
バッファメモリ４２は、ワードの書込および読出でアク
セス可能である。４：１のマルチプレクサ６４は、３２
ビット幅のバス６６によってＦＩＦＯバッファメモリ４
２の出力側に接続される。マルチプレクサ６４は、デー
タワード６２からの正しいバイト６３を８ビットの出力
バス６８に多重送信するために使用される。バイトトラ
ッカ回路７０は、マルチプレクサ６４を制御し、かつど
のバイト６３が出力バス６８に送られるべきかを決定す
る。出力バス６８に与えられたバイト６３はパラレル／
シリアル変換器６９によってシリアルビットストリーム
に変換され、それはマンチェスタエンコーダ／デコーダ
３６に与えられる。
【００１２】ＦＩＦＯバッファメモリ４２は、先入れ先
出し機能を実現するために制御論理（図示せず）を有す
る。そのシステムおよび方法は、ＦＩＦＯバッファメモ
リの深さとは関係がない。ＦＩＦＯバッファメモリ４２
の各々の行は、４バイトのデータフィールド７２と４ビ
ットの欠陥フィールド７４とを含む。
出し機能を実現するために制御論理（図示せず）を有す
る。そのシステムおよび方法は、ＦＩＦＯバッファメモ
リの深さとは関係がない。ＦＩＦＯバッファメモリ４２
の各々の行は、４バイトのデータフィールド７２と４ビ
ットの欠陥フィールド７４とを含む。
【００１３】図３は、ＦＩＦＯバッファメモリ４２に記
憶されるときのデータの一般化された形式を示してい
る。示されているように、各々の多数バイトのワードは
ｎデータバイトｎ−１：０（図１−図２のシステムの場
合はｎは４である）と、ＨＯＬＥｎ−１：０と呼ばれる
ステータスタグｎビットとを含む。各々のワードは、書
込アクセスの間に、全体がＦＩＦＯメモリ４２に書込ま
れる。ワードの各々のバイトに対して、書込アクセス論
理は、対応するＨＯＬＥビットを発生し、バイトの有効
性を示す。ＦＩＦＯバッファメモリ４２の出力側で、ワ
ード全体が読出され、マルチプレクサ６４に渡される。
憶されるときのデータの一般化された形式を示してい
る。示されているように、各々の多数バイトのワードは
ｎデータバイトｎ−１：０（図１−図２のシステムの場
合はｎは４である）と、ＨＯＬＥｎ−１：０と呼ばれる
ステータスタグｎビットとを含む。各々のワードは、書
込アクセスの間に、全体がＦＩＦＯメモリ４２に書込ま
れる。ワードの各々のバイトに対して、書込アクセス論
理は、対応するＨＯＬＥビットを発生し、バイトの有効
性を示す。ＦＩＦＯバッファメモリ４２の出力側で、ワ
ード全体が読出され、マルチプレクサ６４に渡される。
【００１４】バイトトラッカ７０は、どのバイトがバイ
トトラッキングシステム６０のデータ出力バス６８に渡
されるべきかを決定する。ＦＩＦＯバッファメモリ４２
から読出されるワードの各々に対して、バイトトラッカ
は最下位ビットから始めてＨＯＬＥビットを走査し、か
つセットされていない第１のビットを探す。セットされ
ていないビットは、バイトが要求されたときにシステム
６０の出力に送られるであろう次の有効バイトに対応す
る。このバイトが読出された後、バイトトラッカ７０
は、セットされたまたはすでに走査されたビットをスキ
ップしながら、欠陥を再び調べ、次の有効バイトを探し
始める。
トトラッキングシステム６０のデータ出力バス６８に渡
されるべきかを決定する。ＦＩＦＯバッファメモリ４２
から読出されるワードの各々に対して、バイトトラッカ
は最下位ビットから始めてＨＯＬＥビットを走査し、か
つセットされていない第１のビットを探す。セットされ
ていないビットは、バイトが要求されたときにシステム
６０の出力に送られるであろう次の有効バイトに対応す
る。このバイトが読出された後、バイトトラッカ７０
は、セットされたまたはすでに走査されたビットをスキ
ップしながら、欠陥を再び調べ、次の有効バイトを探し
始める。
【００１５】図４および図５は、バイトトラッカ７０の
詳細を示している。バイトトラッカ７０の走査は、３つ
の要素で実現される。
詳細を示している。バイトトラッカ７０の走査は、３つ
の要素で実現される。
【００１６】（１）論理８０は、現在の有効バイト６３
を決定する。それは、ＶＡＬＩＤ（ｉ）が、ＨＯＬＥ
（ｉ）の否定とＭＡＳＫ（ｉ）の否定との論理積である
という関係を使用してそれを行なう。ＶＡＬＩＤ（ｎ−
１：０）は、ｎバイトのワードのどれが有効のまま留ま
るかを示す。ステータスタグに与えられるＨＯＬＥの情
報は、ＭＡＳＫによってフィルタされ、それは各アクセ
スの後に更新される。すでにアクセスされたどのバイト
も対応するＶＡＬＩＤフィールドで０にマスクされるで
あろう。
を決定する。それは、ＶＡＬＩＤ（ｉ）が、ＨＯＬＥ
（ｉ）の否定とＭＡＳＫ（ｉ）の否定との論理積である
という関係を使用してそれを行なう。ＶＡＬＩＤ（ｎ−
１：０）は、ｎバイトのワードのどれが有効のまま留ま
るかを示す。ステータスタグに与えられるＨＯＬＥの情
報は、ＭＡＳＫによってフィルタされ、それは各アクセ
スの後に更新される。すでにアクセスされたどのバイト
も対応するＶＡＬＩＤフィールドで０にマスクされるで
あろう。
【００１７】ＨＯＬＥが各々の新しいワードに与えられ
るとき、バイト６３のどれもアクセスされておらず、し
たがってＭＡＳＫは０である。ＶＡＬＩＤは欠陥として
記録されていないすべてのバイト６３に対応する。各々
のＶＡＬＩＤがアクセスされた後、ＭＡＳＫはこの現在
のバイト６３を排除するために更新され、そしてＶＡＬ
ＩＤが残りの有効バイト６３の位置を示すであろう。
るとき、バイト６３のどれもアクセスされておらず、し
たがってＭＡＳＫは０である。ＶＡＬＩＤは欠陥として
記録されていないすべてのバイト６３に対応する。各々
のＶＡＬＩＤがアクセスされた後、ＭＡＳＫはこの現在
のバイト６３を排除するために更新され、そしてＶＡＬ
ＩＤが残りの有効バイト６３の位置を示すであろう。
【００１８】（２）その入力としてＶＡＬＩＤ（ｎ−
１：０）を、およびその出力としてＣＯＬ（ｎ−１：
０）を有するプライオリティエンコーダ８２。プライオ
リティエンコーダ８２は、有効バイト６３のどれがマル
チプレクサ６４の出力に送り出されるべきかを決定す
る。ＶＡＬＩＤは、ワードの残りのすべての有効バイト
の位置を示す。ＣＯＬは、マルチプレクサ６４に送り出
されるコラム選択信号であり、対応するバイト６３が、
出力に多重送信されるであろう。ｎ本のＣＯＬ線の１つ
だけが、いつでもアサートされるであろう。プライオリ
ティエンコーダ８２は、ＶＡＬＩＤ（ｎ−１：０）の最
下位ビットに対応するＣＯＬ線をアサートするであろ
う。
１：０）を、およびその出力としてＣＯＬ（ｎ−１：
０）を有するプライオリティエンコーダ８２。プライオ
リティエンコーダ８２は、有効バイト６３のどれがマル
チプレクサ６４の出力に送り出されるべきかを決定す
る。ＶＡＬＩＤは、ワードの残りのすべての有効バイト
の位置を示す。ＣＯＬは、マルチプレクサ６４に送り出
されるコラム選択信号であり、対応するバイト６３が、
出力に多重送信されるであろう。ｎ本のＣＯＬ線の１つ
だけが、いつでもアサートされるであろう。プライオリ
ティエンコーダ８２は、ＶＡＬＩＤ（ｎ−１：０）の最
下位ビットに対応するＣＯＬ線をアサートするであろ
う。
【００１９】（３）マスク状態機械８４。マスク状態機
械８４への入力は、以下のものを含む。
械８４への入力は、以下のものを含む。
【００２０】ａ）ＲＥＳＥＴ信号。それはＭＡＳＫ（ｎ
−１：０）をすべて０にリセットし、それは欠陥ビット
のどれも最初にはマスクされないであろうということを
意味する。
−１：０）をすべて０にリセットし、それは欠陥ビット
のどれも最初にはマスクされないであろうということを
意味する。
【００２１】ｂ）ＲＥＡＤＢＹＴＥ要求信号。それはバ
イトトラッカ７０にバイト６３を出力するように命令す
る。
イトトラッカ７０にバイト６３を出力するように命令す
る。
【００２２】ｃ）ＶＡＬＩＤ（ｎ−１：０）信号。それ
は状態機械８４への一次入力であり、次のＭＡＳＫの値
を決定するであろう。
は状態機械８４への一次入力であり、次のＭＡＳＫの値
を決定するであろう。
【００２３】ｄ）ＣＬＯＣＫ信号。状態機械８４の出力
は、以下のものを含む。
は、以下のものを含む。
【００２４】ａ）ＭＡＳＫ（ｎ−１：０）信号。それ
は、無効バイト６３および前のアクセスですでに送り出
されたバイト６３をマスクするために使用される。
は、無効バイト６３および前のアクセスですでに送り出
されたバイト６３をマスクするために使用される。
【００２５】ｂ）ＲＥＡＤＷＯＲＤ信号。それはＦＩＦ
Ｏバッファメモリ４２に、次のワード６２にアクセスす
るように合図する。
Ｏバッファメモリ４２に、次のワード６２にアクセスす
るように合図する。
【００２６】マスク状態機械８４は、ＶＡＬＩＤ（ｎ−
１：０）信号を一次入力として受入れる。ＭＡＳＫ信号
の次の状態は、ＬＡＳＴＢＹＴＥが示されていない限
り、ＶＡＬＩＤ（ｎ−１：０）の最下位の０ビットを１
にすることによって決定される。
１：０）信号を一次入力として受入れる。ＭＡＳＫ信号
の次の状態は、ＬＡＳＴＢＹＴＥが示されていない限
り、ＶＡＬＩＤ（ｎ−１：０）の最下位の０ビットを１
にすることによって決定される。
【００２７】ＬＡＳＴＢＹＴＥ検出論理８６は、１つだ
け有効バイト６３が残っているかどうかを決定し、それ
はＶＡＬＩＤ（ｎ−１：０）にただ１つの０が存在する
ことによって示され、ＭＡＳＫ信号の次の状態はすべて
０である。ＲＥＡＤＷＯＲＤもまたアサートされ、ＦＩ
ＦＯバッファメモリ４２に、次のワードにアクセスする
ように合図する。
け有効バイト６３が残っているかどうかを決定し、それ
はＶＡＬＩＤ（ｎ−１：０）にただ１つの０が存在する
ことによって示され、ＭＡＳＫ信号の次の状態はすべて
０である。ＲＥＡＤＷＯＲＤもまたアサートされ、ＦＩ
ＦＯバッファメモリ４２に、次のワードにアクセスする
ように合図する。
【００２８】図６は、マスク状態機械８４に対する真理
値表である。真理値表は、状態機械８４に対する上の規
則を組込む。
値表である。真理値表は、状態機械８４に対する上の規
則を組込む。
【００２９】システム６０の動作は、ＦＩＦＯバッファ
メモリ４２でのデータの５つの行６２を検査することに
よってさらに理解されることができる。第１の行６２で
は、欠陥フィールド７４の４つの０によって示されてい
るように、データフィールド７２における４バイトＶ０
−Ｖ３のすべてが有効である。第２の行６２では、欠陥
フィールド７４の第１のビットの１によって示されてい
るように第１のバイトは無効データであり、かつ欠陥フ
ィールドの第２から第４のビットの０によって示されて
いるように残りのバイトＶ４−Ｖ６は有効である。同様
に、第３の行６２の最初の２バイトは無効データを含
み、かつ第４の行６２の最初の３バイトは無効データを
含み、かつ第５の行の第１および第３のバイトは無効デ
ータを含む。マルチプレクサ６４およびバイトトラッカ
７０の動作の結果として、有効データが、無効データに
よって割込みされることなしに連続的出力Ｖ０…ＶＮと
して与えられる。
メモリ４２でのデータの５つの行６２を検査することに
よってさらに理解されることができる。第１の行６２で
は、欠陥フィールド７４の４つの０によって示されてい
るように、データフィールド７２における４バイトＶ０
−Ｖ３のすべてが有効である。第２の行６２では、欠陥
フィールド７４の第１のビットの１によって示されてい
るように第１のバイトは無効データであり、かつ欠陥フ
ィールドの第２から第４のビットの０によって示されて
いるように残りのバイトＶ４−Ｖ６は有効である。同様
に、第３の行６２の最初の２バイトは無効データを含
み、かつ第４の行６２の最初の３バイトは無効データを
含み、かつ第５の行の第１および第３のバイトは無効デ
ータを含む。マルチプレクサ６４およびバイトトラッカ
７０の動作の結果として、有効データが、無効データに
よって割込みされることなしに連続的出力Ｖ０…ＶＮと
して与えられる。
【００３０】示され、記述されたようなこの発明の形式
および詳細に様々な変更が加えられることが可能である
ことは、当業者にさらに明らかであろう。そのような変
更は、前掲の請求の意図および範囲内に含まれるもので
ある。
および詳細に様々な変更が加えられることが可能である
ことは、当業者にさらに明らかであろう。そのような変
更は、前掲の請求の意図および範囲内に含まれるもので
ある。
【図１】この発明に従ったシステムのブロック図であ
る。
る。
【図２】図１のシステムの一部分のより詳細なブロック
図である。
図である。
【図３】図１のシステムに使用される代表的なデータ形
式を示す図である。
式を示す図である。
【図４】図３に示されたシステム部分の一部のより詳細
なブロック図である。
なブロック図である。
【図５】図４に示されたシステム部分の一部に対応する
回路図である。
回路図である。
【図６】マスク状態機械に対する真理値表を示す図であ
る。
る。
３４ システムバス ３６ エンコーダ／デコーダ ４２ 先入れ先出しバッファメモリ ４８ システムインタフェース ６４ マルチプレクサ ６９ パラレル／シリアル変換器 ７０ バイトトラッカ ７２ データフィールド ７４ 欠陥フィールド
Claims (5)
- 【請求項１】 異なる幅を有する第１のバスと第２のバ
スとの間に、多数バイトのワードのデータを転送するた
めのシステムであって、前記第１のバスに接続されるシ
ステムインタフェースと、入力が前記第１のバスに対応
する幅を有するシステムインタフェースバスによって前
記システムインタフェースに接続される先入れ先出しバ
ッファメモリとを含み、前記先入れ先出しバッファメモ
リは、多数バイトの各々を、関連する多ビットのバイト
有効性フィールドを備えた多数バイトデータフィールド
に記憶するように形成され、前記先入れ先出しバッファ
メモリは、前記第１のバスに対応する幅を有するバッフ
ァメモリ出力バスによって接続される出力を有し、前記
バッファメモリ出力バスは、マルチプレクサに接続さ
れ、前記マルチプレクサは、前記第２のバスに接続さ
れ、さらに前記先入れ先出しバッファメモリのバイト有
効性フィールドと前記マルチプレクサとに接続され、前
記マルチプレクサの動作を制御して、前記先入れ先出し
バッファメモリから前記第２のバスへ有効バイトを与え
るバイトトラッカを含むシステム。 - 【請求項２】 有効バイトをシリアルビットストリーム
として与えるために前記第２のバスに接続されるパラレ
ル／シリアル変換器をさらに含む、請求項１に記載のシ
ステム。 - 【請求項３】 前記バイトトラッカは、有効バイトを決
定するための論理、有効バイトを決定するための前記論
理に接続されるマスク状態機械、および有効バイトを決
定するための前記論理に接続されるプライオリティエン
コーダを含む、請求項１に記載のシステム。 - 【請求項４】 多数バイトのワードでのデータを、異な
る幅を有する第１のバスと第２のバスとの間に転送する
ための方法であって、多数バイトのワードを先入れ先出
しバッファメモリに記憶するステップと、多数バイトの
ワードの各々に対する関連した多ビットのバイト有効性
データを先入れ先出しバッファメモリに記憶するステッ
プと、マルチプレクサに多数バイトのワードを与えるス
テップと、多ビットのバイト有効性データを使用して多
数バイトのワードのどのバイトが有効データを含むかを
決定するステップと、多数バイトのワードからの有効バ
イトをマルチプレクサから第２のバスに与えるステップ
とを含む、方法。 - 【請求項５】 第２のバスに与えられる有効バイトをパ
ラレルデータストリームからシリアルビットストリーム
に変換するステップをさらに含む、請求項４に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US858932 | 1986-05-01 | ||
| US07/858,932 US5293381A (en) | 1992-03-27 | 1992-03-27 | Byte tracking system and method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628308A true JPH0628308A (ja) | 1994-02-04 |
Family
ID=25329538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5066858A Withdrawn JPH0628308A (ja) | 1992-03-27 | 1993-03-25 | 異なる幅を有する２つのデータバスの間にデータを転送するためのシステム及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5293381A (ja) |
| EP (1) | EP0562746B1 (ja) |
| JP (1) | JPH0628308A (ja) |
| KR (1) | KR930020903A (ja) |
| DE (1) | DE69321637T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504875A (en) * | 1993-03-17 | 1996-04-02 | Intel Corporation | Nonvolatile memory with a programmable output of selectable width and a method for controlling the nonvolatile memory to switch between different output widths |
| TW321744B (ja) * | 1994-04-01 | 1997-12-01 | Ibm | |
| US5592684A (en) * | 1994-07-22 | 1997-01-07 | Dell Usa, L.P. | Store queue including a byte order tracking mechanism for maintaining data coherency |
| KR0157924B1 (ko) * | 1995-12-23 | 1998-12-15 | 문정환 | 데이타 전송 시스템 및 그 방법 |
| US6523080B1 (en) | 1996-07-10 | 2003-02-18 | International Business Machines Corporation | Shared bus non-sequential data ordering method and apparatus |
| US5873121A (en) * | 1996-11-19 | 1999-02-16 | Advanced Micro Devices, Inc. | Efficient memory management system for minimizing overhead in storage of data transmitted in a network |
| US6738389B1 (en) * | 1997-10-01 | 2004-05-18 | Globespanvirata, Inc. | Circuit and method for performing partial parallel data transfer in a communications system |
| US6021076A (en) * | 1998-07-16 | 2000-02-01 | Rambus Inc | Apparatus and method for thermal regulation in memory subsystems |
| EP0978786A1 (de) | 1998-08-05 | 2000-02-09 | Siemens Aktiengesellschaft | Interface-Schaltung und Verfahren zur Übertragung von Daten zwischen einer seriellen Schnittstelle und einem Prozessor |
| JP3308912B2 (ja) * | 1998-09-08 | 2002-07-29 | エヌイーシーマイクロシステム株式会社 | Ｆｉｆｏメモリ装置とその制御方法 |
| DE19919325A1 (de) * | 1999-04-28 | 2000-11-02 | Bosch Gmbh Robert | Bussystem und Bus-Client |
| US6732203B2 (en) * | 2000-01-31 | 2004-05-04 | Intel Corporation | Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus |
| US6725316B1 (en) * | 2000-08-18 | 2004-04-20 | Micron Technology, Inc. | Method and apparatus for combining architectures with logic option |
| US7117376B2 (en) * | 2000-12-28 | 2006-10-03 | Intel Corporation | Platform and method of creating a secure boot that enforces proper user authentication and enforces hardware configurations |
| US20040078608A1 (en) * | 2001-04-02 | 2004-04-22 | Ruban Kanapathippillai | Method and apparatus for power reduction in a digital signal processor integrated circuit |
| EP1308846B1 (de) * | 2001-10-31 | 2008-10-01 | Infineon Technologies AG | Datenübertragungseinrichtung |
| US7581041B1 (en) * | 2003-12-29 | 2009-08-25 | Apple Inc. | Methods and apparatus for high-speed serialized data transfer over network infrastructure using a different protocol |
| US7970964B2 (en) * | 2008-11-05 | 2011-06-28 | Micron Technology, Inc. | Methods and systems to accomplish variable width data input |
| US10114789B2 (en) | 2015-01-08 | 2018-10-30 | Samsung Electronics Co., Ltd. | System on chip for packetizing multiple bytes and data processing system including the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH577253A5 (ja) * | 1974-05-17 | 1976-06-30 | Ibm | |
| DE2849371A1 (de) * | 1978-11-14 | 1980-05-29 | Siemens Ag | Verfahren zur uebertragung von informationen zwischen einrichtungen einer indirekt gesteuerten vermittlungsanlage, insbesondere fernsprechvermittlungsanlage |
| EP0290172A3 (en) * | 1987-04-30 | 1991-01-16 | Advanced Micro Devices, Inc. | Bidirectional fifo with variable byte boundary and data path width change |
| JP2531272B2 (ja) * | 1988-08-11 | 1996-09-04 | 日本電気株式会社 | フレ―ム同期制御方式 |
| KR900005313A (ko) * | 1988-09-14 | 1990-04-14 | 존 지.웨브 | 16비트 데이타 버스에 바이트폭 uart 전송을 이행하는 방법 및 장치 |
| US5187783A (en) * | 1989-03-15 | 1993-02-16 | Micral, Inc. | Controller for direct memory access |
| US5020055A (en) * | 1989-06-23 | 1991-05-28 | May Jr Carl J | Multi-length packet format including fixed length information words |
| US4974225A (en) * | 1989-09-14 | 1990-11-27 | Northern Telecom Limited | Data receiver interface circuit |
-
1992
- 1992-03-27 US US07/858,932 patent/US5293381A/en not_active Expired - Lifetime
-
1993
- 1993-03-11 DE DE69321637T patent/DE69321637T2/de not_active Expired - Fee Related
- 1993-03-11 EP EP93301875A patent/EP0562746B1/en not_active Expired - Lifetime
- 1993-03-25 JP JP5066858A patent/JPH0628308A/ja not_active Withdrawn
- 1993-03-26 KR KR1019930004835A patent/KR930020903A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP0562746B1 (en) | 1998-10-21 |
| EP0562746A1 (en) | 1993-09-29 |
| DE69321637T2 (de) | 1999-05-12 |
| US5293381A (en) | 1994-03-08 |
| KR930020903A (ko) | 1993-10-20 |
| DE69321637D1 (de) | 1998-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |