DE69321637T2

DE69321637T2 - Vorrichtung und Verfahren zur Datenübertragung zwischen Bussen unterschiedlicher Breite

Info

Publication number: DE69321637T2
Application number: DE69321637T
Authority: DE
Inventors: Henry Siu-Fai Fremont California 94555 Choy
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1992-03-27
Filing date: 1993-03-11
Publication date: 1999-05-12
Anticipated expiration: 2013-03-12
Also published as: EP0562746B1; US5293381A; JPH0628308A; DE69321637D1; KR930020903A; EP0562746A1

Description

Generell betrifft die vorliegende Erfindung eine Vorrichtung und ein Verfahren zur Übertragung von Daten zwischen zwei Datenbussen mit unterschiedlichen Breiten. Insbesondere betrifft sie solche Vorrichtungen und Verfahren, die einen digitalen Speicherpuffer aufweisen, der als Interface zwischen den beiden Datenbussen konzipiert ist, wobei Informationen sequentiell von einem Bus an den Puffer weitergegeben und aus dem Puffer sequentiell für den anderen Bus wiedergewonnen werden. Noch genauer ausgedrückt, betrifft die Erfindung Vorrichtung und Verfahren mit einer Logikschaltung als Interface zwischen einem breiteren Datenbus und einem zweiten Bus, dessen Größe gleich dem größten gemeinsamen Nenners der beiden Busse ist, über einen First-In-First-Out-(FIFO-)Pufferspeicher.
In solchen Systemen können die von dem breiteren Bus gelieferten Daten ein ganzes Wort, welches die gesamte Breite des Busses repräsentiert, oder ein Teilwort enthalten, welches bedeutet, daß lediglich einem Teil des Busses gültige Daten zugeordnet sind. Das Interface muß die ungültigen Daten in dem Teilwort erkennen und darf die ungültigen Daten nicht an den zweiten Bus weitergeben.
Es ist bekannt, zum Erkennen und Eliminieren der ungültigen Daten einen idealen Datenaligner zu verwenden, bevor die angepaßten Daten an den FIFO-Speicherpuffer weitergegeben werden. Der Datenaligner besteht üblicherweise aus einem Multiplexer, der die Daten packt, um die ungültigen Datenfelder zu eliminieren. Zur Speicherung der Daten während des Packvorgangs wird ein Zwischenhalteregister verwendet. Jeder Teil eines Wortes, das nicht in den FIFO-Pufferspeicher eingeschrieben ist, muß in dem Zwischenhalteregister gespeichert werden, und jedes folgende Wort muß an diese gespeicherten Daten angepaßt werden. Die sich daraus ergebende Logik erfordert ein hohes Ausmaß an Steuerlogik, was bei einem Hochgeschwindigkeitsbusinterface eine Geschwindigkeitsbeschränkung darstellt.
Die Anmelderin beschreibt eine Anordnung zum Eliminieren der Notwendigkeit eines idealen Aligners in einem System und Verfahren zur Übertragung von Daten zwischen zwei Datenbussen mit unterschiedlichen Breiten.
Sie beschreibt ein System und Verfahren, bei dem durch die Steuerlogik für einen idealen Aligner eingebrachte Geschwindigkeitsbeschränkungen vermieden werden.
Die vorliegende Anordnung umgeht die Einschränkungen idealer Datenaligner und ihrer Steuerlogik durch Eliminieren der Notwendigkeit eines idealen Aligners. Das Datenwort wird, sei es ein ganzes oder ein Teilwort, in seiner Gesamtheit in den FIFO- Pufferspeicher eingeschrieben, wobei ungültige Daten in einem zugehörigen Lochregister als Löcher markiert werden. An dem Ausgangsende des FIFO-Pufferspeichers ist eine Byte-Folgereinrichtung installiert, an der die ungültigen Daten übersprungen werden, während die Daten aus dem Puffer ausgelesen werden.
Diese und ähnliche Ziele werden erreicht durch Verwendung des neuartigen Byte- Folgersystems und -verfahrens gemäß den Ansprüchen. Ein Byte-Folgersystem gemäß dieser Erfindung überträgt Daten in Mehr-Byte-Wörtern zwischen einem ersten Bus und einem zweiten Bus mit unterschiedlichen Breiten. Mit dem ersten Bus ist ein Systeminterface verbunden. Ein First-In-First-Out(FIFO)-Pufferspeicher weist einen Eingang auf, der mit dem Systeminterface über einen Systeminterfacebus mit einer dem ersten Bus entsprechenden Breite verbunden ist. Der First-In-First-Out-Pufferspeicher weist einen Ausgang auf, der über einen Pufferspeicherausgangsbus mit einer dem ersten Bus entsprechenden Breite angeschlossen ist. Der Pufferspeicherausgangsbus ist mit einem Multiplexer verbunden. Der Multiplexer ist mit dem zweiten Bus verbunden.
Die Vorrichtung ist dadurch gekennzeichnet, daß ein First-In-First-Out-Pufferspeicher zum Speichern jedes Mehr-Byte-Wortes in einem Mehr-Byte-Datenfeld mit einem zugehörigen Mehr-Bit-Bytegültigkeitsfeld ausgebildet ist, ein Systeminterface an das Mehr-Bit-Bytegültigkeitsfeld in dem FIFO-Pufferspeicher Bytegültigkeitsdaten ausgibt, und eine Byte-Folgereinrichtung vorgesehen ist, die mit den Bytegültigkeitsfeldern des First-In-First-Out-Pufferspeichers und mit dem Multiplexer verbunden ist, um den Betrieb des Multiplexers derart zu steuern, daß er in Reaktion auf die Daten im Bytegültigkeitsfeld gültige Bytes aus dem First-In-First-Out-Pufferspeicher auswählt und an den zweiten Bus liefert.
Ein Byte-Folgerverfahren gemäß dieser Erfindung überträgt Daten in Mehr-Byte- Wörtern zwischen einem ersten Bus und einem zweiten Bus mit unterschiedlichen Breiten. Das Verfahren weist die folgenden Schritte auf: Empfangen der Mehr-Byte- Wörter mittels eines Systeminterface, Speichern der Wörter in einem First-In-First- Out(FIFO)-Pufferspeicher, Liefern der Mehr-Byte-Wörter vom FIFO an einem Multiplexer und Liefern der Bytes von dem Multiplexer an den zweiten Bus.
Das Verfahren ist gekennzeichnet durch das Erzeugen entsprechender Bytegültigkeitsdaten für jedes Mehr-Byte-Wort, das Speichern der entsprechenden Bytegültigkeitsdaten in dem FIFO-Pufferspeicher in Verbindung mit dem Mehr-Byte-Wort, das Liefern der Bytegültigkeitsdaten aus dem FIFO-Pufferspeicher an eine Byte-Folgereinrichtung (70) und das Steuern des Multiplexers (64) unter Verwendung der Byte- Folgereinrichtung (70), um gültige Bytes aus dem FIFO-Pufferspeicher auszuwählen.
Das Erreichen dieser und ähnlicher Ziele, Vorteile und Merkmale der Erfindung sollten für den Fachmann nach Durchsicht der folgenden detaillierteren Beschreibung der Erfindung in Verbindung mit den Zeichnungen deutlicher sein. Es zeigen:

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ein Blockdiagramm eines erfindungsgemäßen Systems;
Fig. 2 ein funktionelles Blockdiagramm eines Teils des Systems von Fig. 1;
Fig. 3 ein in dem System von Fig. 1 verwendetes repräsentatives Datenformat;
Fig. 4 ein detaillierteres Blockdiagramm des in Fig. 3 gezeigten Systemteils;
Fig. 5 ein dem Teil des in Fig. 4 gezeigten Systemteils entsprechendes Schaltbild.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Die Zeichnungen und insbesondere Fig. 1 zeigen eine Medienzugriffssteuereinrichtung (MAC) 30, die als Interface in einem Ethernet-Datenverarbeitungsnetzwerk verwendet wird. Die MAC 30 steuert den Informationsfluß zwischen einem seriellen Ethernet-Gemeinschaftsdatenpfad 32 und einem Systembus 34. Die MAC 30 weist einen Manchester-Kodierer/Dekodierer 36 und einen MAC-Kern 38 auf, welcher im bevorzugten Ausführungsbeispiel gemäß dem IEEE 802.3-Standard implementiert ist. Die MAC 30 weist ferner einen Empfänger-FIFO 40, einen Sende-FIFO 42 und eine FIFO-Steuerlogik 44 sowie Befehls- und Steuerregister 46 auf. Zwischen den Empfänger- und Sende-FIFOs 40 und 42 und dem Systembus 34 ist eine Systembusinterfaceeinheit 48 logisch angeordnet. Der MAC-Kern 38 weist eine Stationsadressendetektions-(SAD-)Einheit 50 auf, die feststellt, ob von der MAC 30 empfangene Pakete tatsächlich an sie adressiert sind und in ihrer Gesamtheit erfaßt werden sollten oder an eine andere (nicht gezeigte) MAC-Station adressiert sind und zurückgewiesen werden sollten. In die Systembusinterfaceeinheit 48, den Sende-FIFO 42, den MAC-Kern 38 und den Manchester-Kodierer/Dekodierer 36 der MAC 30 ist das Byte-Folgersystem dieser Erfindung eingebaut. Weitere Hintergrundinformationen über das Ethernet-Datenverarbeitungsnetzwerk und die MAC 30 finden sich in der U.S.-Patentanmeldung NR. 07/841113 der Anmelderin, die dem U.S.-Patent 5 305 321 entspricht, unter dem Titel "Ethernet Media Access Controller with External Address Detection Interface and Associated Method".
Einzelheiten des Byte-Folgersystems 60 sind in Fig. 2 gezeigt. Der Systembus 34 ist ein 32 Bit breiter Datenbus. Die Systembusinterfaceeinheit 48 verbindet den Systembus 34 mit dem Sende-FIFO-Pufferspeicher 42 zur Lieferung von 4-Byte-Datenwörtern 62 zu dem FIFO-Pufferspeicher 42. Der FIFO-Pufferspeicher 42 verfügt über eine Wortschreib- und -lesezugriffsmöglichkeit. An die Ausgangsseite des FIFO-Pufferspeichers 42 ist über einen 32 Bit breiten Bus 66 ein 4 : 1-Multiplexer 64 angeschlossen. Der Multiplexer 64 wird zum Multiplexen der korrekten Bytes 63 aus den Datenwörtern 62 zu einem 8-Bit-Ausgangsbus 68 verwendet. Eine Byte-Folgerschaltung 70 steuert den Multiplexer 64 und bestimmt, welches Byte 63 zu dem Ausgangsbus 68 gesendet werden soll. Die an den Ausgangsbus 68 gelieferten Bytes 63 werden von einem Parallel-Serien-Umsetzer 69 in einen seriellen Bitstrom umgewandelt, der dem Manchester-Kodierer/Dekodierer 36 zugeführt wird.
Zur Implementierung der First-In-First-Out-Funktion weist der FIFO-Pufferspeicher 42 eine (nicht dargestellte) Steuerlogik auf. Das System und das Verfahren sind unabhängig von der Tiefe des FIFO-Pufferspeichers. Jede Zeile (line?) des FIFO-Pufferspeichers 42 besteht aus einem 4-Byte-Datenfeld 72 und einem 4-Bit-Lochfeld 74.
Fig. 3 zeigt ein generalisiertes Format für die Daten in der in dem FIFO-Pufferspeicher 42 gespeicherten Form. Gemäß der Darstellung besteht jedes Mehr-Byte-Wort aus n Datenbytes n-1 : 0 (wobei n bei dem System der Fig. 1-2 4 ist) und n Zustandsmarkierungsbits, die als HOLE n-1 : 0 bezeichnet werden. Während eines Schreibzugriffs wird jedes Wort in seiner Gesamtheit in den FIFO-Speicher 42 eingeschrieben. Für jedes Byte in dem Wort erzeugt die Schreibzugriffslogik das entsprechende HOLE- Bit, um die Gültigkeit des Bytes anzuzeigen. An der Ausgangsseite des FIFO-Pufferspeichers 42 wird das gesamte Wort ausgelesen und an den Multiplexer 64 weitergegeben.
Die Byte-Folgereinrichtung 70 bestimmt, welches Byte an den Datenausgangsbus 68 des Byte-Folgersystems 60 weiterzugeben ist. Für jedes Wort, das aus dem FIFO- Pufferspeicher 42 ausgelesen wird, tastet die Byte-Folgereinrichtung die HOLE-Bits, beim niederwertigsten Bit angefangen, ab und sucht nach dem ersten Bit, das nicht gesetzt ist. Das nicht gesetzte Bit entspricht dem nächsten gültigen Byte, das zu dem Ausgang des Systems 60 gesendet würde, wenn ein Byte angefordert wird. Nachdem dieses Byte ausgelesen ist, sucht die Byte-Folgereinrichtung 70 weiter nach dem nächsten gültigen Byte, indem sie wieder die Löcher betrachtet und die Bits, die gesetzt oder bereits abgetastet worden sind, überspringt.
Die Fig. 4 und 5 zeigen Einzelheiten der Byte-Folgereinrichtung 70. Das Abtasten der Byte-Folgereinrichtung 70 wird mit drei Elementen implementiert:
(1) Die Logik 80 bestimmt die gegenwärtig gültigen Bytes 63. Dies geschieht unter Verwendung der Beziehung VALID(i) = nicht (HOLE(i)) und nicht (MASK(i)). VALID(n-1 : 0) zeigt an, welche der n Bytes des Wortes gültig bleiben. Die in der Zustandsmarkierung gelieferte HOLE-Information wird von der MASK gefiltert, die nach jedem Zugriff aktualisiert wird. Jedes Byte, auf das bereits zugegriffen wurde, würde in dem entsprechenden VALID-Feld zu Null maskiert werden.
Wenn bei jedem neuen Wort HOLE gezeigt wird, ist auf keines der Bytes 63 zugegriffen worden, und die MASK ist Null. VALID entspricht dem, daß keines der Bytes 63 als Löcher markiert ist. Nachdem auf jedes VALID zugegriffen worden ist, wird MASK aktualisiert, um dieses aktuelle Byte 63 auszuschließen, und dann würde VALID die Position der verbleibenden gültigen Bytes 63 anzeigen.
(2) Ein Prioritätskodierer 82 mit VALID(n-1 : 0) als seinem Ausgang. Der Prioritätskodierer 82 bestimmt, welches der gültigen Bytes 63 zu dem Ausgang des Multiplexers 64 auszusenden ist. VALID zeigt die Position aller übrigen gültigen Bytes in dem Wort an. COL ist ein Spaltensignal, das zu dem Multiplexer ausgesendet wird, und das entsprechende Byte 63 wird zu dem Ausgang gemultiplext. Zu jedem Zeitpunkt wird lediglich eine der n COL-Leitungen angesteuert. Der Prioritätskodierer 82 steuert die COL-Leitung entsprechend dem niederwertigsten Bit von VALID (n-1 : 0) an.
(3) Eine Maskenzustandsmaschine 84. Der Eingang zu der Maskenzustandsmaschine 84 weist auf:
a) ein RESET-Signal, welches die MASK(n-1 : 0) ganz auf Null zurücksetzt, was bedeutet, daß zu Anfang keines der Lochbits maskiert würde.
b) ein READBYTE-Anforderungssignal, welches der Byte-Folgereinrichtung 70 aufträgt, ein Byte 63 auszugeben;
c) VALID(n-1 : 0)-Signale, die die Haupteingänge zu der Zustandsmaschine 84 sind und den nächsten MASK-Wert bestimmen;
d) ein CLOCK-Signal.
Der Ausgang der Zustandsmaschine 84 umfaßt:
a) ein MASK(n-1 : 0)-Signal, welches zum Ausblenden der ungültigen Bytes 63 und der Bytes 63, die bereits bei früheren Zugriffen ausgesendet worden sind, dient;
b) ein READWORD-Signal, welches dem FIFO-Pufferspeicher 42 signalisiert, auf das nächste Wort 62 zuzugreifen.
Die Maskenzustandsmaschine 84 nimmt die VALID(n-1 : 0)-Signale als Haupteingänge an. Der nächste Zustand des MASK-Signals wird durch Kippen des niederwertigsten 0-Bits von VALID(n-1 : 0) auf eine Eins bestimmt, wenn nicht LASTBYTE angezeigt ist.
Die LASTBYTE-Detektionslogik 86 stellt fest, ob nur ein gültiges Byte 63 übrig ist, was von einer einzelnen Null in VALID(n-1 : 0) angezeigt wird, und der nächste Zustand des MASK-Signals ist ganz Null. READWORD wird ebenfalls aufgeprägt, um dem FIFO-Pufferspeicher 42 zu signalisieren, auf das nächste Wort zuzugreifen.
Fig. 6 ist eine Wahrheitstabelle für die Maskenzustandsmaschine 84. Die Wahrheitstabelle umfaßt die obigen Regeln für die Zustandsmaschine 84.
Die Funktionsweise des Systems 60 wird noch deutlicher durch Überprüfen der fünf Datenzeilen 62 in dem FIFO-Pufferspeicher 42. In der ersten Zeile 62 sind alle vier Bytes V0-V3 in dem Datenfeld 72 gültig, wie dies durch die vier Nullen in dem Lochfeld 74 gezeigt ist. In der zweiten Zeile 62 besteht das erste Byte aus ungültigen Daten, wie dies durch die Eins in dem ersten Bit des Lochfeldes 74 angezeigt wird, und die übrigen Bytes V4-V6 sind gültig, wie dies durch die Nullen in dem zweiten bis vierten Bit des Lochfeldes angezeigt ist. Ebenso enthalten die ersten beiden Bytes der dritten Zeile 62, die ersten drei Bytes der vierten Zeile 62 und das erste und das dritte Byte der fünften Zeile ungültige Daten. Infolge des Betriebs des Multiplexers 64 und der Byte- Folgereinrichtung 70 werden die gültigen Bytes als sequentieller Ausgang V0...VN, ohne Unterbrechung durch die ungültigen Bytes, geliefert.
Ferner sollte für den Fachmann ersichtlich sein, daß verschiedene Änderungen an der Form und Einzelheiten der Erfindung in der gezeigten und beschriebenen Form vorgenommen werden können. Es ist vorgesehen, daß derartige Veränderungen im Umfang der hier angefügten Ansprüche enthalten sind.

Claims

1. Vorrichtung zum Übertragen von Daten in Mehr-Byte-Wörtern zwischen einem ersten Bus (34) und einem zweiten Bus (32) mit unterschiedlichen Breiten, wobei die Vorrichtung ein mit dem ersten Bus verbundenes Systeminterface (48) und einen First- In-First-Out(FIFO)-Pufferspeicher (42) mit einem Eingang aufweist, der mit dem Systeminterface über einen Systeminterfacebus mit einer dem ersten Bus entsprechenden Breite verbunden ist, wobei der First-In-First-Out-Pufferspeicher einen Ausgang aufweist, der über einen Pufferspeicherausgangsbus (66) mit einer dem ersten Bus entsprechenden Breite angeschlossen ist, welcher mit einem Multiplexer (64) verbunden ist, welcher mit dem zweiten Bus verbunden ist, dadurch gekennzeichnet, daß

- der First-In-First-Out-Pufferspeicher zum Speichern jedes Mehr-Byte-Wortes in einem Mehr-Byte-Datenfeld mit einem zugehörigen Mehr-Bit-Bytegültigkeitsfeld ausgebildet ist,

- das Systeminterface (48) an das Mehr-Bit-Bytegültigkeitsfeld in dem First-In-First- Out-Pufferspeicher Bytegültigkeitsdaten ausgibt,

- und eine Byte-Folgereinrichtung (70), die mit einem Bytegültigkeitsfeld des FIFO- Pufferspeichers und mit dem Multiplexer verbunden ist, um den Multiplexer derart zu steuern, daß er in Reaktion auf die Daten im Bytegültigkeitsfeld gültige Bytes auswählt und aus dem FIFO-Pufferspeicher an den zweiten Bus liefert.

2. Vorrichtung nach Anspruch 1, ferner mit einem Parallel/Seriell-Wandler (69), der mit dem zweiten Bus verbunden ist, um die gültigen Bytes als seriellen Bitstrom zu liefern.

3. Vorrichtung nach Anspruch 1, bei der die Byte-Folgereinrichtung eine Logik zum Bestimmen gültiger Bytes, eine mit der Logik zum Bestimmen gültiger Bytes verbundene Maskenzustandsmaschine (84) und einen mit der Logik zum Bestimmen gültiger Bytes verbundenen Prioritätskodierer (82) aufweist.

4. Verfahren zum Übertragen von Daten in Mehr-Byte-Wörtern zwischen einem ersten Bus (34) und einem zweiten Bus (68) mit unterschiedlichen Breiten, wobei das Verfahren die folgenden Schritte aufweist: Empfangen der Mehr-Byte-Wörter vom ersten Bus (34) mittels eines Systeminterface (48), Speichern der Wörter in einem First-In-First- Out(FIFO)-Pufferspeicher (42), Liefern der Mehr-Byte-Wörter vom FIFO an einen Multiplexer (64), wobei die Verbindung zwischen dem Systeminterface, dem FIFO und dem Multiplexer eine dem ersten Bus entsprechende Breite hat, und Liefern von Bytes von dem Multiplexer zu dem zweiten Bus (68), gekennzeichnet durch

das Erzeugen entsprechender Bytegültigkeitsdaten für jedes Mehr-Byte-Wort durch das Systeminterface (48),

das Speichern der entsprechenden Bytegültigkeitsdaten in dem FIFO-Pufferspeicher in Verbindung mit dem Mehr-Byte-Wort,

das Liefern der Bytegültigkeitsdaten aus dem FIFO-Pufferspeicher an eine Byte-Folgereinrichtung (70), und

das Steuern des Multiplexers (64) unter Verwendung der Byte-Folgereinrichtung (70), um in Reaktion auf die Bytegültigkeitsdaten gültige Bytes aus dem FIFO-Pufferspeicher auszuwählen und an den zweiten Bus zu liefern.

5. Verfahren nach Anspruch 4, ferner mit dem Schritt des Umwandelns der an den zweiten Bus gelieferten gültigen Bytes von einem parallelen Datenstrom in einen seriellen Datenstrom.