JPH1023101A - データ転送インタフェース回路及びデータ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】データを読み出す側の回路を簡略化し、インタ
フェース回路を効率よく動作させる。 【解決手段】ライトポインタ３６は受信した各データ群
のデータをＦＩＦＯコア３４の順次連続した格納アドレ
スに格納するとともに、各データ群の最後のデータの格
納アドレスを求める。リードポインタ３７はＦＩＦＯコ
ア３４の順次連続した格納アドレスから各データ群のデ
ータを取り出す。データピリオド設定回路４１はライト
ポインタ３６によって求められた各データ群の最後のデ
ータの格納アドレスを、リードポインタ３７に出力する
ことにより各データ群の最後のデータの格納アドレスま
でのデータを各データ群のデータとして取り出させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送装置に
おけるインタフェース回路に係り、詳しくはシリアルイ
ンタフェースの規格であるIEEE1394に準拠したデータ処
理方法及びデータ処理装置に関する。

【０００２】近年、パラレルバスによるデータ転送に代
わって、シリアルバスによるデータ転送が注目されてい
る。特にIEEE1394等のシリアルバスによるパケット転送
において、そのバスとデータを処理する機器とをインタ
フェースする回路は、パケットのヘッダに示してあるデ
ータの長さ単位でパケットのデータを管理し、転送の制
御を行わなければならない。

【０００３】また、機器をつなぐバスとインタフェース
回路との間でのデータ転送と、インタフェース回路と機
器との間でのデータ転送とは非同期で行われるため、イ
ンタフェース回路内に一時的にデータを格納しなければ
ならない。

【０００４】このような動作を行うために、インタフェ
ース回路はデータの数を数えるカウンタやデータを一時
的に格納するためのＦＩＦＯが必要となる。

【０００５】

【従来の技術】図９はIEEE1394を使用するシステムの一
部を示す。IEEE1394プロトコルコントローラ（ＩＰＣ７
０は、１３９４用インタフェース（１３９４用Ｉ／Ｆ）
７１、物理層処理回路７２、リンク層処理回路７３及び
インタフェース回路７４を備える。１３９４用Ｉ／Ｆ７
１は、図示しないIEEE1394バスケーブルを介して周辺機
器に接続されて、物理層処理回路７２と周辺機器のＩＰ
Ｃとの間でパケットの遣り取りを行う。

【０００６】物理層処理回路７２は、１３９４用Ｉ／Ｆ
７１が受信したパケットを入力しリンク層処理回路７３
に出力する。又、物理層処理回路７２は、リンク層処理
回路７３から送信用のパケットを入力し、該パケットを
１３９４用Ｉ／Ｆ７１を介してその送信先の周辺機器に
送信する。

【０００７】リンク層処理回路７３は、物理層処理回路
７２から受信したパケットを入力する。リンク層処理回
路７３は、パケットの先頭に付したヘッダの内容に基づ
いて自身（処理装置７８）宛のパケットかどうか判断
し、自身宛のパケットであれば該パケットをインタフェ
ース回路７４に供給する。又、自身宛のパケットでない
場合、リンク層処理回路７３は、該パケットを物理層処
理回路７２及び１３９４用Ｉ／Ｆ７１を介してその送信
先の周辺機器に送信する。又、リンク層処理回路７３
は、インタフェース回路７４から送信用のパケットが供
給される。

【０００８】インタフェース回路７４は処理装置７８に
接続されている。インタフェース回路７４はＦＩＦＯ７
５を備え、ＦＩＦＯ７５にはリンク層処理回路７３から
受信したパケットデータや、処理装置７８からの送信す
るためのパケットデータを一次的に格納する。また、イ
ンタフェース回路７４にはリンク層処理回路７３と処理
装置７８側にそれぞれパケットのデータの長さをカウン
トするためのカウント７６，７７が設けられている。イ
ンタフェース回路７４はリンク層処理回路７３と処理装
置７８とをインタフェースする際に、パケットのデータ
の長さを管理しようとすると、書き込み側、例えばリン
ク層処理回路７３側においてカウンタ７６によって書き
込まれたデータの数をカウントし、読み出し側、処理装
置７８側においてカウンタ７７によって読み出されたデ
ータの数をカウントする。こうすることによって、ＦＩ
ＦＯ７５にデータを書き込む側はパケットの規定のデー
タの長さを管理し、ＦＩＦＯ７５からデータを読み出す
側は読み出したデータの数を管理し、書き込み側と読み
出し側との間でデータ長の情報を遣り取りしていた。規
定のデータの長さを把握するために、カウンタ７６，７
７のデータ数の情報を遣り取りして規定分のデータを管
理することは必然的にしなければならなかった。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
インタフェース回路７４はＦＩＦＯ７５に書き込むデー
タの数をカウントするカウンタ７６と、ＦＩＦＯ７５か
ら読み出したデータの数をカウントするカウンタ７７と
の２つを設けているため、回路が大型化するという問題
がある。

【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、データを読み出す側の
回路を簡略化し、インタフェース回路を効率よく動作さ
せることにある。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、複数のデータ群を順次受信して各データ
群を転送データ用格納メモリの連続した格納アドレスに
格納し、転送データ用格納メモリに格納した各データ群
を順次取り出して送信するようにしたデータ転送インタ
フェース回路において、受信した各データ群のデータを
転送データ用格納メモリの順次連続した格納アドレスに
格納するとともに、各データ群の最後のデータの格納ア
ドレスを求める格納アドレス制御部と、転送データ用格
納メモリの順次連続した格納アドレスから各データ群の
データを取り出すための取り出しアドレス制御部と、格
納アドレス制御部によって求められた各データ群の最後
のデータの格納アドレスを、取り出しアドレス制御部に
出力することにより各データ群の最後のデータの格納ア
ドレスまでのデータを各データ群のデータとして取り出
させるためのデータピリオド設定回路とを備える。

【００１２】

【発明の実施の形態】以下、本発明を具体化した実施の
形態を図１〜図８に従って説明する。図１は、シリアル
インタフェースの一つであるIEEE1394に準拠したシステ
ム構成を示す。パーソナルコンピュータ（以下、パソコ
ンという）１、外部周辺機器としてのデジタルＶＴＲ
２、同じく周辺機器としてのカラーページプリンタ３、
及び、同じく周辺機器としてのデジタルビデオカメラ４
は、IEEE1394バスケーブル（以下、IEEE1394バスとい
う）５を介して互いに接続されている。パソコン１、デ
ジタルＶＴＲ２、カラーページプリンタ３、及び、デジ
タルビデオカメラ４は、IEEE1394に準拠したデータ転送
を可能にするためのIEEE1394プロトコルコントローラを
それぞれ備えている。

【００１３】図２は、パソコン１に設けたIEEE1394に準
拠したシステムの構成を示すブロック回路である。パソ
コン１は、IEEE1394用プロトコルコントローラ（以下、
ＩＰＣという）１１、内部装置としてのマイクロプロセ
ッシングユニット（以下、ＭＰＵという）１２、及び、
内部装置としての２個の第１及び第２ＤＭＡ（DirectMe
mory Access）コントローラ１３，１４を備えている。
ＩＰＣ１１、ＭＰＵ１２、第１ＤＭＡコントローラ（以
下、第１ＤＭＡＣという）１３、及び第２ＤＭＡコント
ローラ（以下、第２ＤＭＡＣという）１４は、それぞれ
ワンチップの半導体集積回路装置（ＬＳＩ）にて形成さ
れている。

【００１４】ＩＰＣ１１は、ＭＰＵ１２、第１ＤＭＡＣ
１３及び第２ＤＭＡＣ１４との間でデータの授受を行
う。又、ＩＰＣ１１は、IEEE1394バス５を介して前記デ
ジタルＶＴＲ２、カラーページプリンタ３、及び、デジ
タルビデオカメラ４に備えられたＩＰＣと結ばれてお
り、これらの周辺機器のＩＰＣとの間でデータの授受を
行う。ＩＰＣ１１のデータの授受は図５に示すデータ群
としてのパケット５５にて行われる。パケット５５はヘ
ッダ５６、データ５７、及び誤り訂正符号（ＣＲＣ）５
８とからなる。ヘッダ５６にはパケット５５の宛て先の
情報、パケット５５の種類の情報、データ５６のデータ
長の情報等が設定されている。

【００１５】図３は、ＩＰＣ１１の回路構成を説明する
ためのブロック回路を示す。ＩＰＣ１１は、物理層処理
回路１６、リンク層処理回路１７、アイソクロナスデー
タ送受信用インタフェース（以下、Isoc送受信用Ｉ／Ｆ
という）１８、送信パケット処理回路２２、受信パケッ
ト処理回路２３、ＦＩＦＯよりなる第１，第２格納メモ
リ（第１，第２ＦＩＦＯ）２４ａ，２４ｂ、制御内部レ
ジスタ２５、第１及び第２の１３９４用インタフェース
（以下、第１及び第２の１３９４用Ｉ／Ｆという）２６
ａ，２６ｂ、エイシンクロナスデータ送信用インタフェ
ース（以下、Asyn送信用Ｉ／Ｆという）２７、エイシン
クロナスデータ受信用インタフェース（以下、Asyn受信
用Ｉ／Ｆという）２８、及び、ＭＰＵインタフェース
（以下、ＭＰＵＩ／Ｆという）２９を備えている。

【００１６】第１の１３９４用Ｉ／Ｆ２６ａは、前記IE
EE1394バス５を介して前記デジタルＶＴＲ２に接続され
て、物理層処理回路１６とデジタルＶＴＲ２のＩＰＣと
の間でアイソクロナス転送（Isoc転送）モードにおける
パケット（以下、Isocパケットという）と、エイシンク
ロナス転送（Asyn転送）モードにおけるパケット（以
下、Asynパケットという）の遣り取りを行う。

【００１７】第２の１３９４用Ｉ／Ｆ２６ｂは、前記IE
EE1394バス５を介して前記カラーページプリンタ３に接
続されて、物理層処理回路１６とカラーページプリンタ
３のＩＰＣとの間でIsoc転送モードにおけるIsocパケッ
トと、Asyn転送モードにおけるAsynパケットの遣り取り
を行う。

【００１８】Isoc送受信用Ｉ／Ｆ１８は前記第１ＤＭＡ
Ｃ１３に接続され、第１ＤＡＭＣ１３からIsoc転送モー
ドで送信するための転送データ（Isocパケット）を一時
的に記憶した後、転送データ単位でリンク層処理回路１
７に渡す。また、Isoc送受信用Ｉ／Ｆ１８はIsoc転送モ
ードで受信した転送データ（Isocパケット）を一時的に
記憶した後、転送データ単位で第１ＤＭＡＣ１３に渡
す。

【００１９】Asyn送信用Ｉ／Ｆ２７は、前記第２ＤＭＡ
Ｃ１４に接続され、第２ＤＭＡＣ１４からAsyn転送モー
ドで送信するための転送データ（Asynパケット）を第１
ＦＩＦＯ２４ａに渡す。Asyn受信用Ｉ／Ｆ２８は、前記
第２ＤＭＡＣ１４に接続され、第２ＦＩＦＯ２４ｂに格
納されたAsyn転送モードで受信した転送データ（Asynパ
ケット）を第２ＤＭＡＣ１４に渡す。

【００２０】ＭＰＵＩ／Ｆ２９は、前記ＭＰＵ１２と接
続され、該ＭＰＵ１２と制御内部レジスタ２５の間にお
いて各種のコマンドデータ等の遣り取りを行う。物理層
処理回路１６は、第１及び第２の１３９４用Ｉ／Ｆ２６
ａ，２６ｂが受信したIsocパケット及びAsynパケットを
入力しリンク層処理回路１７に出力する。又、物理層処
理回路１６は、リンク層処理回路１７から送信用のIsoc
パケット及び送信用のAsynパケットを入力する。そし
て、物理層処理回路１６は、該Isocパケット及びAsynパ
ケットを第１又は第２の１３９４用Ｉ／Ｆ２６ａ，２６
ｂを介してその送信先のデジタルＶＤＲ２、カラーペー
ジプリンタ３、又は、デジタルビデオカメラ４に送信す
る。

【００２１】リンク層処理回路１７は、物理層処理回路
１６から受信したIsocパケット及びAsynパケットを入力
する。リンク層処理回路１７は、Isocパケット及びAsyn
パケットの先頭に付したヘッダの内容に基づいて自身
（パソコン１）宛のパケットかどうか判断し、自身宛の
パケットでない場合、リンク層処理回路１７は、Isocパ
ケット及びAsynパケットを物理層処理回路１６及び第１
又は第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂを介してそ
の送信先のデジタルＶＴＲ２、カラーページプリンタ
３、又は、デジタルビデオカメラ４に送信する。

【００２２】リンク層処理回路１７は、受信した自身宛
のパケットがIsocパケットかAsynパケットかを該パケッ
トに付加されたヘッダの内容に基づいて判断する。そし
て、リンク層処理回路１７は、受信したパケットがIsoc
パケットの場合にはヘッダに設定されているデータ長の
データＬＤをIsoc送受信用Ｉ／Ｆ１８に出力する。リン
ク層処理回路１７は受信したIsocパケットについて、ヘ
ッダとIsocデータについてそれぞれ別々に誤り訂正のた
めのチェック処理を行う。そして、リンク層処理回路１
７は、誤り訂正処理したIsocパケットのデータのみをIs
oc送受信用Ｉ／Ｆ１８に供給する。また、リンク層処理
回路１７はIsocパケットの最後のデータをIsoc送受信用
Ｉ／Ｆ１８に渡す際、最終データであることを示す最終
データ信号Ｓ１を出力するとともに、誤り訂正の結果信
号Ｓ２を出力する。また、リンク層処理回路１７は受信
した自身宛のパケットがAsynパケットの場合には、該As
ynパケットを受信パケット処理回路２３に供給する。

【００２３】さらに、リンク層処理回路１７は、Isoc送
受信用Ｉ／Ｆ１８から送信用のIsocパケットが供給され
るとともに、送信パケット処理回路２２から送信用のAs
ynパケットが供給される。

【００２４】受信パケット処理回路２３は、リンク層処
理回路１７から受信したAsynパケットが供給される。受
信パケット処理回路２３は、受信したAsynパケットにつ
いて、AsynパケットのヘッダとAsynデータについてそれ
ぞれ別々に誤り訂正のためのチェック処理を行う。受信
パケット処理回路２３は、誤り訂正処理したAsynパケッ
トを第２ＦＩＦＯ２４ｂに供給する。

【００２５】第２ＦＩＦＯ２４ｂは、誤り訂正処理され
た確実なAsynパケットを入力し、入力された順に次段の
Asyn受信用Ｉ／Ｆ２８に出力する。Asyn受信用Ｉ／Ｆ２
８は、ヘッダとAsynデータとからなるAsynパケットを前
記したように第２ＤＭＡＣ１４に渡す。

【００２６】第１ＦＩＦＯ２４ａは、前記Asyn送信用Ｉ
／Ｆ２７を介して前記第２ＤＭＡＣ１４からAsyn転送モ
ードで送信するための送信用のAsynパケットを入力し、
入力した順に前記送信パケット処理回路２２に供給す
る。送信パケット処理回路２２は、順次入力されてくる
Asynパケットについて、AsynパケットのヘッダとAsynデ
ータについてそれぞれ別々に誤り訂正符号を生成し付加
する処理を行う。送信パケット処理回路２２は、ヘッダ
及びAsynデータに対してそれぞれ生成した誤り訂正符号
を付加したAsynパケットを前記リンク層処理回路１７に
供給する。

【００２７】前記制御内部レジスタ２５は、ＭＰＵＩ／
Ｆ２９とリンク処理回路１７との間に設けられている。
内部レジスタ２５は、前記ＭＰＵ１２とＩＰＣ１１との
間で行われる各種コマンド等の制御データが一時記憶さ
れる。そして、ＭＰＵＩ／Ｆ２９を介して入力されるＭ
ＰＵ１２からの制御データは、リンク層処理回路１７に
て読み出され転送制御処理のための制御動作をＩＰＣ１
１に実行させる。又、リンク層処理回路１７からの制御
データは、ＭＰＵ１２にて読み出され転送制御処理のた
めの制御動作をＭＰＵ１２に実行させる。

【００２８】図４は、Isoc送受信用Ｉ／Ｆ１８は詳細を
示す。Isoc送受信用Ｉ／Ｆ１８は、第１及び第２の外部
Ｉ／Ｆ部３１，３２、転送データ用格納メモリとしての
ＦＩＦＯコア３４及びＦＩＦＯコントロール部３３を備
える。ＦＩＦＯコア３４はＦＩＦＯコントロール部３３
によって制御され、リンク層処理回路１７からの書き込
みデータＷＤはデータ群（Isocパケット）単位でＦＩＦ
Ｏコア３４に書き込まれ、ＦＩＦＯコア３４からデータ
群（Isocパケット）単位で読み出されたリードデータＲ
Ｄは第１ＤＭＡＣ１３に転送される。また、第１ＤＭＡ
Ｃ１３からの書き込みデータＷＤはデータ群（Isocパケ
ット）単位でＦＩＦＯコア３４に書き込まれ、ＦＩＦＯ
コア３４からデータ群（Isocパケット）単位で読み出さ
れたリードデータＲＤはリンク層処理回路１７に転送さ
れる。

【００２９】ＦＩＦＯコントロール部３３はＦＩＦＯコ
ア３４にIsocデータを格納する制御を行う。ＦＩＦＯコ
ントロール部３３はライトポインタ３６、リードポイン
タ３７、ＦＩＦＯパラメータ制御回路３８、データ長レ
ジスタ３９、データ長カウンタ４０、及びデータピリオ
ド設定回路４１を備える。本形態ではライトポインタ３
６、データ長レジスタ３９及びデータ長カウンタ４０に
より格納アドレス制御部が構成されている。

【００３０】ライトポインタ３６はＦＩＦＯコア３４へ
のデータの順次連続した格納アドレス（ライトアドレ
ス）をカウントするものであり、図８に示すようにアド
レス設定端子ＳＡ、ロード端子ＬＯＡＤ、イネーブル端
子ＷＥＮ、及びライトアドレス信号ＷＡの出力端子を備
える。ライトポインタ３６のイネーブル端子ＷＥＮは、
周辺機器からのデータの受信時にはリンク層処理回路１
７によって制御され、データの送信時にはパソコン１に
よって制御される。アドレス設定端子ＳＡはデータの受
信時に０パディングを行ったとみなすためにライトポイ
ントを切り換えるためのデータ入力端子である。ロード
端子ＬＯＡＤはアドレスデータのライトポインタ３６へ
の設定を許可するための端子である。ライトアドレス信
号ＷＡはＦＩＦＯコア３４に供給されるとともに、ＦＩ
ＦＯパラメータ制御回路３８に供給される。

【００３１】リードポインタ３７は取り出しアドレス制
御部を構成し、ＦＩＦＯコア３４からのデータの順次連
続した取り出しアドレス（リードアドレス）をカウント
するものであり、図８に示すようにイネーブル端子ＲＥ
Ｎ、パディングモード端子ＰＭ及びリードアドレス信号
ＲＡの出力端子を備える。リードポインタ３７のイネー
ブル端子ＲＥＮは、周辺機器からのデータの受信時には
パソコン１によって制御され、データの送信時にはリン
ク層処理回路１７によって制御される。リードアドレス
信号ＲＡはＦＩＦＯパラメータ制御回路３８に供給され
るとともに、スイッチ５３を介してＦＩＦＯコア３４に
供給される。パディングモード端子ＰＭはスイッチ５３
をオフさせてＦＩＦＯコア３４へのリードアドレス信号
ＲＡの供給を遮断させるための端子である。

【００３２】ＦＩＦＯコア３４の出力側にはセレクタ５
１が接続され、セレクタ５１には「０」のデータを格納
したスタック５２が接続されている。セレクタ５１はパ
ディングモード信号ＰＭが入力されていないとＦＩＦＯ
コア３４の出力データを選択し、パディングモード信号
ＰＭが入力されているとスタック５２のデータを選択し
て出力する。

【００３３】ＦＩＦＯパラメータ制御回路３８はライト
ポインタ３６から出力されるライトアドレス信号ＷＡと
リードポインタ３７から出力されるリードアドレス信号
ＲＡとに基づいてＦＩＦＯコア３４のフル又はエンプテ
ィを判定する。

【００３４】データ長レジスタ３９には前記リンク層処
理回路１７から出力されるデータ長のデータＬＤが設定
される。データ長カウンタ４０はＦＩＦＯコア３４に書
き込むデータ長（データ数）をカウントする。データ長
カウンタ４０は最終データ信号Ｓ１が入力されたとき、
データ長レジスタ３９に設定されたデータ長のデータＬ
Ｄとカウンタ４０のカウント値との差を求め、差が０で
ない場合にはパディングフラグ信号Ｓ３を出力する。す
なわち、Isocパケットのデータが何らかの原因で欠け
て、ＦＩＦＯコア３４に書き込まれたデータ数がデータ
長ＬＤよりも少ない場合には、欠けた分のデータとして
「０」をパディング（付加）することによりIsocパケッ
トのデータ数をデータ長ＬＤにさせるためである。ま
た、パディングフラグ信号Ｓ３を出力したとき、データ
長カウンタ４０は現在のライトアドレスにデータ長ＬＤ
とカウント値との差を加えた値をライトポインタ３６の
アドレス設定端子ＳＡに供給するとともに、ロード信号
ＬＯＡＤを出力し、ライトポインタ３６のライトアドレ
スを切り換える。

【００３５】データピリオド設定回路４１はＦＩＦＯコ
ア３４に格納したIsocパケットの区切りの位置（ライト
アドレス）を設定するものであり、１パケット分のデー
タの最後のデータにタグを付加することにより、パケッ
ト単位のデータの管理を行う。図６に示すように、デー
タピリオド設定回路４１はタグＦＩＦＯ４２、ライトポ
インタ４４、及びリードポインタ４５を備える。タグＦ
ＩＦＯ４２は複数のタグ設定領域４３を備える。図７に
示すように、タグは前記ライトポインタ３６の最後のラ
イトアドレス信号ＷＡを格納するアドレス部４６Ａ、バ
イトフラグレジスタ４６Ｂ、エラーフラグレジスタ４６
Ｃ及びパディングフラグレジスタ４６Ｄを備える。

【００３６】データピリオド設定回路４１は、ＦＩＦＯ
コア３４へのデータ格納時において、１パケット分のデ
ータの最後のデータを指示する最終データ信号Ｓ１が入
力されると、ライトポインタ３６のそのときのライトア
ドレスをアドレス部４６Ａに設定する。このとき、デー
タ長ＬＤとカウンタ４０のカウント値との差が０でなく
パディングフラグ信号Ｓ３が入力されると、パディング
フラグ信号Ｓ３をパディングフラグレジスタ４６Ｄに設
定する。また、データピリオド設定回路４１はデータ長
レジスタ３９に設定されたデータ長ＬＤの最下位のビッ
ト信号Ｓ４を入力しており、このビット信号Ｓ４をバイ
トフラグとしてバイトフラグレジスタ４６Ｂに設定す
る。さらに、データピリオド設定回路４１はリンク層処
理回路１７から出力された誤り訂正の結果信号Ｓ２をＣ
ＲＣエラーフラグとしてエラーフラグレジスタ４６Ｃに
設定する。

【００３７】また、データピリオド設定回路４１はパデ
ィングフラグレジスタ４６Ｄにパディングフラグ信号Ｓ
３を設定すると、ライトポインタ３６のライトアドレス
の切り換え後において、新たなタグ設定領域４３のアド
レス部４６Ａにライトポインタ３６の切り換え後のライ
トアドレスを設定する。

【００３８】データピリオド設定回路４１は、ＦＩＦＯ
コア３４からのデータのリード時において、第１及び第
２の外部Ｉ／Ｆ部３１，３２のうち、読み出し側の外部
Ｉ／Ｆ部に対して読み出すべきパケットに対応するタグ
を出力端子ＴＯＵＴから出力する。タグイネーブル信号
ＴＥＮによって出力しているタグが有効になる。リード
イネーブル信号ＲＥＮに基づいてリードポインタ４５が
インクリメントされ、次のタグが出力される。

【００３９】第１及び第２の外部Ｉ／Ｆ部３１，３２の
うち、読み出し側の外部Ｉ／Ｆ部は出力されたタグのア
ドレス部４６Ａに設定されたライトアドレスまでＦＩＦ
Ｏコア３４のデータを読むことによって、１パケット分
のデータを読み出すことができる。

【００４０】この際、出力されているタグのパディング
フラグレジスタ４６Ｄにパディングフラグ信号Ｓ３が設
定されていると、パディングモード信号ＰＭによってス
イッチ５３はオフされ、ＦＩＦＯコア３４はアクセスさ
れなくなる。このとき、パディングモード信号ＰＭに基
づいてセレクタ５１によってスタック５２のデータ
「０」が選択されて出力され、０がパディングされる。
リードポインタ３７のリードアドレスがライトポインタ
３６の切り換え後のライトアドレスと一致するまで、０
パディングが行われる。

【００４１】データの受信時において２バイト単位でデ
ータをパソコン１に転送する場合、パソコン１はタグの
バイトフラグレジスタ４６Ｂに設定されたバイトフラグ
に基づいて上位側のデータのみが有効であることを判定
することができる。また、パソコン１はタグのエラーフ
ラグレジスタ４６Ｃに設定された誤り訂正の結果信号Ｓ
２に基づいて受信したIsocパケットに誤りがあることを
判定することができる。

【００４２】次に前記のように構成したＩＰＣ１１のIs
oc送受信用Ｉ／Ｆ１８の作用について説明する。説明の
便宜上、デジタルＶＴＲ２のＩＰＣからIsoc転送におけ
るIsocパケットを受信する場合についてのみ説明する。

【００４３】ＩＰＣ１１がデジタルＶＴＲ２のＩＰＣか
らIsocパケットを受信するためには、Isoc送受信用Ｉ／
Ｆ１８が受信モードであり、このときにはＦＩＦＯコア
３４にIsocパケットが格納されていない（エンプティ）
か又はＦＩＦＯコア３４に既に受信したIsocパケットの
Isocデータが格納されている。

【００４４】デジタルＶＴＲ２のＩＰＣから送信されて
きた受信用のIsocパケットは、第１の１３９４用Ｉ／Ｆ
２６ａによって受信され、該Isocパケットは物理層処理
回路１６を介してリンク層処理回路１７に供給される。
受信用のIsocパケットは、リンク層処理回路１７によっ
て該パケットのヘッダの内容に基づいてIsoc転送モード
のIsocパケットと判断される。そのため、リンク層処理
回路１７によって該IsocパケットはヘッダとIsocデータ
とについて別々に誤り訂正のためのチェック処理が行わ
れた後に、誤り訂正が行われたIsocデータのみがIsoc送
受信用Ｉ／Ｆ１８に供給される。このとき、Isocパケッ
トのヘッダに設定されているIsocデータのデータ長のデ
ータＬＤと、誤り訂正の結果信号Ｓ２とがリンク層処理
回路１７からIsoc送受信用Ｉ／Ｆ１８に出力されるとと
もに、Isocデータの最後のデータをIsoc送受信用Ｉ／Ｆ
１８に渡す際、最終データであることを示す最終データ
信号Ｓ１が出力される。

【００４５】Isoc送受信用Ｉ／Ｆ１８において、ＦＩＦ
Ｏコア３４にIsocデータが格納されていない場合には、
ライトポインタ３６のライトアドレス信号ＷＡの値とリ
ードポインタ３７のリードアドレス信号ＲＡの値とは一
致している。ＦＩＦＯコア３４に既に受信したIsocデー
タが格納されている場合には、ライトポインタ３６のラ
イトアドレス信号ＷＡの値は、リードポインタ３７のリ
ードアドレス信号ＲＡの値に対して既に格納されている
Isocデータのデータ数を加えた値となっている。

【００４６】データ長のデータＬＤはデータ長レジスタ
３９に設定される。ライトポインタ３６によってＦＩＦ
Ｏコア３４のライトアドレスが順次インクリメントさ
れ、Isoc送受信用Ｉ／Ｆ１８に供給されたIsocデータ
は、ライトポインタ３６から出力されるライトアドレス
信号ＷＡが指示する連続した格納アドレスに順次格納さ
れる。ＦＩＦＯコア３４に書き込まれるデータ長（デー
タ数）はデータ長カウンタ４０によってカウントされ
る。

【００４７】リンク層処理回路１７からIsocデータの最
後のデータであることを指示する最終データ信号Ｓ１が
入力されると、データ長カウンタ４０によってデータ長
レジスタ３９に設定されたデータ長のデータＬＤとカウ
ンタ４０のカウント値との差を求められる。この差が０
でない場合にはデータ長カウンタ４０からパディングフ
ラグ信号Ｓ３が出力される。

【００４８】ＦＩＦＯコア３４へのデータ格納時におい
て、最終データ信号Ｓ１がデータピリオド設定回路４１
に入力されると、ライトポインタ３６のそのときのライ
トアドレスがタグ設定領域４３のアドレス部４６Ａに設
定される。また、データ長レジスタ３９に設定されたデ
ータ長ＬＤの最下位のビット信号Ｓ４がバイトフラグと
してバイトフラグレジスタ４６Ｂに設定され、リンク層
処理回路１７から出力された誤り訂正の結果信号Ｓ２が
ＣＲＣエラーフラグとしてエラーフラグレジスタ４６Ｃ
に設定される。このとき、パディングフラグ信号Ｓ３が
入力されると、パディングフラグ信号Ｓ３がパディング
フラグレジスタ４６Ｄに設定される。

【００４９】また、パディングフラグ信号Ｓ３の出力時
に、ライトポインタ３６のライトアドレスは、データ長
カウンタ４０によって、データ長ＬＤとカウント値との
差を現在のライトアドレスに加えた値に切り換えられ
る。パディングフラグ信号Ｓ３に基づくライトポインタ
３６のライトアドレスの切り換え後において、データピ
リオド設定回路４１によって新たなタグ設定領域４３の
アドレス部４６Ａにライトポインタ３６の切り換え後の
ライトアドレスが設定されて０パディングのためのタグ
が生成される。すなわち、Isocパケットのデータが何ら
かの原因で欠けて、ＦＩＦＯコア３４に書き込まれたデ
ータ数がデータ長ＬＤよりも少ない場合には、１パケッ
ト分のIsocパケットに対して２つのタグが発行される。

【００５０】ＦＩＦＯコア３４へのIsocデータの格納が
完了し、ＦＩＦＯコア３４からのデータのリードモード
になると、第１の外部Ｉ／Ｆ部３１に対して読み出すべ
きIsocデータに対応するタグが出力され、タグイネーブ
ル信号ＴＥＮによって出力しているタグが有効になる。

【００５１】リードポインタ３７によってＦＩＦＯコア
３４のリードアドレスが順次インクリメントされ、Isoc
送受信用Ｉ／Ｆ１８に供給されたIsocデータは、リード
ポインタ３７から出力されるリードアドレス信号ＲＡが
指示する連続した格納アドレスから順次読み出される。
リードポインタ３７のリードアドレスは、タグのアドレ
ス部４６Ａに設定されたライトアドレスまでインクリメ
ントされ、１パケット分のIsocデータが読み出される。

【００５２】この際、出力されているタグのパディング
フラグレジスタ４６Ｄにパディングフラグ信号Ｓ３が設
定されていると、第１の外部Ｉ／Ｆ部３１からパディン
グモード信号ＰＭが出力される。パディングモード信号
ＰＭによってスイッチ５３はオフされ、ＦＩＦＯコア３
４はアクセスされなくなる。このとき、パディングモー
ド信号ＰＭに基づいてセレクタ５１によってスタック５
２のデータ「０」が選択されて出力され、０がパディン
グされる。リードポインタ３７のリードアドレスがライ
トポインタ３６の切り換え後のライトアドレスと一致す
るまで、０パディングが行われる。すなわち、Isocパケ
ットのデータが何らかの原因で欠けて、ＦＩＦＯコア３
４に書き込まれたデータ数がデータ長ＬＤよりも少ない
場合には、欠けた分のデータとして「０」をパディング
（付加）することによりＦＩＦＯコア３４から読み出さ
れるIsocパケットのデータ数がデータ長ＬＤになる。

【００５３】データの受信時において２バイト単位でデ
ータをパソコン１に転送する場合、パソコン１はタグの
バイトフラグレジスタ４６Ｂに設定されたバイトフラグ
に基づいて上位側のデータのみが有効であることを判定
する。また、パソコン１はタグのエラーフラグレジスタ
４６Ｃに設定された誤り訂正の結果信号Ｓ２に基づいて
受信したIsocパケットに誤りがあることを判定する。

【００５４】本実施の形態は上記のように構成されてい
るので、以下の効果がある。 （１）本実施に形態において、Isoc送受信用Ｉ／Ｆ１８
は、ＦＩＦＯコア３４へのデータのライト時においてパ
ケットの最後のデータのライトアドレスを設定したタグ
をデータピリオド設定回路４１によって発行させ、ＦＩ
ＦＯコア３４からのデータのリード時において読み出す
べきパケットに対応するタグを読み出し側に出力して１
パケット分のデータを読み出すようにした。そのため、
ＦＩＦＯコア３４へのデータの書き込み側において書き
込まれたデータの長さを管理すればよくなり、Isoc送受
信用Ｉ／Ｆ１８を効率よく動作させることができる。

【００５５】（２）本実施の形態においては、Isoc送受
信用Ｉ／Ｆ１８はデータ長レジスタとして書き込まれた
データ長をカウントするためのデータ長レジスタ４０を
１個のみ設けているため、Isoc送受信用Ｉ／Ｆ１８を簡
略化することができる。

【００５６】（３）本実施の形態においては、１パケッ
トの最後のデータであることを指示する最終データ信号
Ｓ１に基づいて、データ長レジスタ３９に設定されたデ
ータ長のデータＬＤとカウンタ４０のカウント値との差
をデータ長カウンタ４０によって求め、この差が０でな
い場合にはパディングフラグ信号Ｓ３によってタグにパ
ディングフラグを設定する。そして、パディングフラグ
信号Ｓ３の出力時に、データ長カウンタ４０はライトポ
インタ３６のライトアドレスをデータ長ＬＤとカウント
値との差を現在のライトアドレスに加えた値に切り換え
る。また、パディングフラグ信号Ｓ３に基づくライトポ
インタ３６のライトアドレスの切り換え後において、デ
ータピリオド設定回路４１は０パディングのためのタグ
を発行する。ＦＩＦＯコア３４からのデータのリード時
において、パディングフラグレジスタ４６Ｄに設定され
たパディングフラグに基づいて出力されるパディングモ
ード信号ＰＭによってＦＩＦＯコア３４をアクセスせ
ず、スタック５２のデータ「０」を選択して出力するこ
とにより、リードポインタ３７のリードアドレスがライ
トポインタ３６の切り換え後のライトアドレスと一致す
るまで、０パディングを行う。そのため、Isocパケット
のデータが何らかの原因で欠けて、ＦＩＦＯコア３４に
書き込まれたデータ数がデータ長ＬＤよりも少ない場合
においても、ＦＩＦＯコア３４から読み出されるデータ
長をIsocパケットの規定のデータ長ＬＤとすることがで
きる。

【００５７】（４）本実施の形態においては、Isoc送受
信用Ｉ／Ｆ１８は送受信兼用のＦＩＦＯコア３４を１つ
のみ設け、ＦＩＦＯコア３４のライトアドレス信号を出
力するライトポインタ３６及びリードアドレス信号を出
力するリードポインタをそれぞれ１つずつ設けているた
め、Isoc送受信用Ｉ／Ｆ１８を簡略化することができ
る。

【００５８】（５）データの受信時において２バイト単
位でデータをパソコン１に転送する場合、パソコン１は
タグのバイトフラグレジスタ４６Ｂに設定されたバイト
フラグに基づいて上位側のデータのみが有効であること
を判定することができる。また、パソコン１はタグのエ
ラーフラグレジスタ４６Ｃに設定された誤り訂正の結果
信号Ｓ２に基づいて受信したIsocパケットに誤りがある
ことを判定することができる。

【００５９】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記形態では、データ転送をパケットにて行うIE
EE1394プロトコルコントローラ１１のIsoc送受信用イン
タフェース回路１８に具体化したが、これに限定される
ものではなく、受信したデータ群を一時的にメモリに格
納した後、データ群単位で取り出して送信するようなデ
ータ転送インタフェースに実施してもよい。

【００６０】

【発明の効果】以上詳述したように、本発明は、データ
を読み出す側の回路を簡略化し、インタフェース回路を
効率よく動作させることができる。

【図面の簡単な説明】

【図１】実施の形態のIEEE1394バスを用いたシステム構
成図

【図２】パソコン内の構成を説明するためのブロック図

【図３】IEEE1394用プロトコルコントローラを説明する
ためのブロック図

【図４】Isoc送受信用Ｉ／Ｆを示すブロック図

【図５】データパケットを示す説明図

【図６】データピリオド設定回路を示すブロック図

【図７】タグフォーマットを示す説明図

【図８】ＦＩＦＯコントロール部を示す説明図

【図９】従来の送受信用Ｉ／Ｆを示すブロック図

【符号の説明】

３４ 転送データ用格納メモリとしてのＦＩＦＯコア ３６ 格納アドレス制御部を構成するライトポインタ ３７ 取り出しアドレス制御部を構成するリードポイン
タ ３９ 格納アドレス制御部を構成するデータ長レジスタ ４０ 格納アドレス制御部を構成するデータ長カウンタ ４１ データピリオド設定回路 ４３ タグ記憶領域 ４６Ａ アドレス部 ４６Ｂ バイトフラグレジスタ ４６Ｃ エラーフラグレジスタ ４６Ｄ パディングフラグレジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のデータ群を順次受信して各データ
   群を転送データ用格納メモリの連続した格納アドレスに
   格納し、前記転送データ用格納メモリに格納した各デー
   タ群を順次取り出して送信するようにしたデータ転送イ
   ンタフェース回路において、 受信した各データ群のデータを前記転送データ用格納メ
   モリの順次連続した格納アドレスに格納するとともに、
   各データ群の最後のデータの格納アドレスを求める格納
   アドレス制御部と、 前記転送データ用格納メモリの順次連続した格納アドレ
   スから前記各データ群のデータを取り出すための取り出
   しアドレス制御部と、 前記格納アドレス制御部によって求められた各データ群
   の最後のデータの格納アドレスを、前記取り出しアドレ
   ス制御部に出力することにより前記各データ群の最後の
   データの格納アドレスまでのデータを各データ群のデー
   タとして取り出させるためのデータピリオド設定回路と
   を備えるデータ転送インタフェース回路。
2. 【請求項２】 前記格納アドレス制御部は、各データ群
   の規定のデータ長を設定するためのデータ長レジスタ
   と、前記転送データ用格納メモリに格納したデータ長を
   カウントし、そのカウント値と前記データ長レジスタに
   設定された規定のデータ長との差に基づいて前記転送デ
   ータ用格納メモリへの各データ群の最後のデータの格納
   アドレスを切り換えるためのデータ長カウンタとを備
   え、 前記データピリオド設定回路は、前記データ長カウンタ
   によって求められた差に基づいて前記取り出しアドレス
   制御部を制御して前記転送データ用格納メモリから出力
   されるデータに０を付加させるようにした請求項１に記
   載のデータ転送インタフェース回路。
3. 【請求項３】 前記データピリオド設定回路は、前記取
   り出しアドレス制御部に出力するタグを記憶するための
   タグ記憶領域を備え、タグ記憶領域は各データ群の最後
   のデータの格納アドレスを設定するためのアドレス部
   と、前記データ長レジスタに設定された各データ群の規
   定データ長が奇数バイト又は偶数バイトかを示すデータ
   を設定するためのバイトフラグレジスタと、受信した各
   データ群の誤り訂正の結果信号を設定するエラーフラグ
   レジスタと、前記データ長カウンタのカウント値と前記
   データ長レジスタに設定された規定のデータ長との差が
   ０でないとき、パディングフラグが設定されるパディン
   グフラグレジスタとを備える請求項１に記載のデータ転
   送インタフェース回路。
4. 【請求項４】 複数のデータ群を順次受信して各データ
   群を転送データ格納メモリの連続した格納アドレスに格
   納し、前記メモリに格納した各データ群を順次取り出し
   て送信するようにしたデータ転送方法において、 受信側において前記各データ群における最終データの前
   記転送データ格納メモリへの格納アドレスを求め、求め
   た格納アドレスを送信側に伝達し、 送信側において前記各格納アドレスまでのデータを取り
   出して送信することにより前記各データ群を転送するよ
   うにしたデータ転送方法。