JPH02105748A - 信号転送装置 - Google Patents
信号転送装置Info
- Publication number
- JPH02105748A JPH02105748A JP63258427A JP25842788A JPH02105748A JP H02105748 A JPH02105748 A JP H02105748A JP 63258427 A JP63258427 A JP 63258427A JP 25842788 A JP25842788 A JP 25842788A JP H02105748 A JPH02105748 A JP H02105748A
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- 238000004891 communication Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号転送装置に係り、特に受信ＦＩＦＯ（ｆｉ
ｒｓｔ ｉｎ −ｆｉｒｓｔ ｏｕｔ ）からのデー
タ引き取り要求を、ホスト・システムにかけるときの受
信ＦＩＦＯの制御回路に関する。
ｒｓｔ ｉｎ −ｆｉｒｓｔ ｏｕｔ ）からのデー
タ引き取り要求を、ホスト・システムにかけるときの受
信ＦＩＦＯの制御回路に関する。
従来、ある定まったデータ通信プロトコル、例えばＨＤ
ＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃ
ｏｎｔｒｏｌＰｒｏｃｅｄｕｒｅ ） フレーム・フ
ォーマットで送られてくるシリアル・データを受信し、
これをパラレル・データに変換して、ホストシステムに
転送する構成としては、第３図に示すように、シリアル
−パラレル変換回路３０２と受信ＦＩＦＯ（データ・レ
ジスタ３０３とユーズ・ビット・レジスタ３０４）とに
よって構成される受信回路を用いる構成が知られている
。
ＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃ
ｏｎｔｒｏｌＰｒｏｃｅｄｕｒｅ ） フレーム・フ
ォーマットで送られてくるシリアル・データを受信し、
これをパラレル・データに変換して、ホストシステムに
転送する構成としては、第３図に示すように、シリアル
−パラレル変換回路３０２と受信ＦＩＦＯ（データ・レ
ジスタ３０３とユーズ・ビット・レジスタ３０４）とに
よって構成される受信回路を用いる構成が知られている
。
これは、ＨＤＬＣフレーム・フォーマットで外部から信
号線により、送られてくる受信信号（Ｘ）３０５を、次
の手順で、受信ＦＩＦＯに格納する。
号線により、送られてくる受信信号（Ｘ）３０５を、次
の手順で、受信ＦＩＦＯに格納する。
まず、受信回路が受信可能状態となると、受信回路は、
同期検出モードになり、８ビツト長のフラグ検出回路３
０１により、受信される信号（Ｘ）３０５の中にフラグ
の検出が開始される。この状態は、最初のフラグが、検
出されるまで継続される。フラグが検出されて、受信信
号（Ｘ）３０５に関するフレーム同期が確立するとフラ
グ検出回路３０１は、フラグ検出信号３０６をアクティ
ブとして、データ受信状態に遷移し、受信データのアセ
ンブルを開始する。このデータ受信状態では、フラグ検
出回路３０１から出力された受信データ３０７をあらか
じめ定められたピット長ｎごとに、シリアル・パラレル
変換回路３０２で、ｎビットのパラレルな受信データ（
Ｙ）３０８にアセンブルする。受信データ（Ｙ）３０８
は、アセ／プルされる毎に、書き込み信号３０９で受信
ＦＩＦＯに転送される。この受信ＦＩＦＯの各段は、受
信データ（Ｙ）３０８を格納するだめのｎビット幅のデ
ータレジスタ３０３と１ビツトのユーズ・ビット・レジ
スタ３０４とから成る。このユース・ビットφレジスタ
３０４は、受信ＦＩＦＯの各段に有効な受信データ３０
８が、データ・レジスタ３０３の各段に存在することを
示す。
同期検出モードになり、８ビツト長のフラグ検出回路３
０１により、受信される信号（Ｘ）３０５の中にフラグ
の検出が開始される。この状態は、最初のフラグが、検
出されるまで継続される。フラグが検出されて、受信信
号（Ｘ）３０５に関するフレーム同期が確立するとフラ
グ検出回路３０１は、フラグ検出信号３０６をアクティ
ブとして、データ受信状態に遷移し、受信データのアセ
ンブルを開始する。このデータ受信状態では、フラグ検
出回路３０１から出力された受信データ３０７をあらか
じめ定められたピット長ｎごとに、シリアル・パラレル
変換回路３０２で、ｎビットのパラレルな受信データ（
Ｙ）３０８にアセンブルする。受信データ（Ｙ）３０８
は、アセ／プルされる毎に、書き込み信号３０９で受信
ＦＩＦＯに転送される。この受信ＦＩＦＯの各段は、受
信データ（Ｙ）３０８を格納するだめのｎビット幅のデ
ータレジスタ３０３と１ビツトのユーズ・ビット・レジ
スタ３０４とから成る。このユース・ビットφレジスタ
３０４は、受信ＦＩＦＯの各段に有効な受信データ３０
８が、データ・レジスタ３０３の各段に存在することを
示す。
受信回路は、受信ＦＩＦＯの先頭段のユーズ・ビット・
レジスタ３０４にビットが立つと、ホストシステム３２
０に、引き取り要求信号３１０で受信データ（Ｙ）の引
き取り要求のだめの割り込みをかける。この要求を受け
ると、ホスト・システム３２０は、データ読み出し信号
３１１を発し、受信ＦＩＦＯの先頭段のデータ３２１を
読み出しに行く。次に、また受信ＦＩＦＯの先頭段のユ
ーズ・ビット・レジスタ３０４にビットが立つと、受信
回路はホスト・システム３２０にデータ（Ｙ）の引き取
り要求のだめの割り込みをかけ、ホスト・システム３２
．０は、要求を受けるとデータを読み出しに行く。この
ようにして、受信回路は、受信ＦＩＦＯの先頭段のユー
ズ・ビット・レジスタ３０４にビットが立つと、ホスト
システム３２０に割り込みをかけ、データの引き取り全
要求する。
レジスタ３０４にビットが立つと、ホストシステム３２
０に、引き取り要求信号３１０で受信データ（Ｙ）の引
き取り要求のだめの割り込みをかける。この要求を受け
ると、ホスト・システム３２０は、データ読み出し信号
３１１を発し、受信ＦＩＦＯの先頭段のデータ３２１を
読み出しに行く。次に、また受信ＦＩＦＯの先頭段のユ
ーズ・ビット・レジスタ３０４にビットが立つと、受信
回路はホスト・システム３２０にデータ（Ｙ）の引き取
り要求のだめの割り込みをかけ、ホスト・システム３２
．０は、要求を受けるとデータを読み出しに行く。この
ようにして、受信回路は、受信ＦＩＦＯの先頭段のユー
ズ・ビット・レジスタ３０４にビットが立つと、ホスト
システム３２０に割り込みをかけ、データの引き取り全
要求する。
ホスト・システム３２０では、最初と第２番目とに読み
出したアドレス情報と制御情報とで、データが必要でお
るかどうかを判断して、必要ならばユーズ・ビット・レ
ジスタ３０４から引き取り要求信号３１０が入る毎にデ
ータ３２１を読み出しに行く。
出したアドレス情報と制御情報とで、データが必要でお
るかどうかを判断して、必要ならばユーズ・ビット・レ
ジスタ３０４から引き取り要求信号３１０が入る毎にデ
ータ３２１を読み出しに行く。
前述した従来の構成によると、受信回路では、ユースΦ
ビット・レジスタ３０４にビットが立つ毎にホスト・シ
ステム３２０に割込み要求をかける。ホスト・システム
３２０では、要求を受りるとデータ３２１ を読み出す
。実際ホスト・システム３２０では、アドレス情報と制
御情報との２つの情報から、そのデータが必要かどうか
を判断する。このとき、ホスト・システム３２０では、
アドレス情報を読み出した後、次の割込み要求がかかる
まで、その状態を保持しなければならず、ホスト・シス
テム側の処理時間に無駄が生じるという欠点がある。
ビット・レジスタ３０４にビットが立つ毎にホスト・シ
ステム３２０に割込み要求をかける。ホスト・システム
３２０では、要求を受りるとデータ３２１ を読み出す
。実際ホスト・システム３２０では、アドレス情報と制
御情報との２つの情報から、そのデータが必要かどうか
を判断する。このとき、ホスト・システム３２０では、
アドレス情報を読み出した後、次の割込み要求がかかる
まで、その状態を保持しなければならず、ホスト・シス
テム側の処理時間に無駄が生じるという欠点がある。
本発明の目的は、前記欠点が解決され、ホスト・システ
ムの処理時間を短縮し、高速度で処理ができるようにし
た信号転送装置を提供する。
ムの処理時間を短縮し、高速度で処理ができるようにし
た信号転送装置を提供する。
本発明の構成は、シリアル・データ通信における所定の
データ通信プロトロルに従ってまとまったデータ書ブロ
ック毎に送信されてくるシリアル・データをｎビット単
位のパラレル・データに変換するシリアル・パラレル変
換回路と、前記パラレル・データを格納するデータ・レ
ジスタ及び前記データ・レジスタに有効な信号が存在す
ることｆ 示−ｒユーズ・ビット・レジスタを有するｍ
段のＦＩＦＯ構成の受信回路とを備えた信号転送装置に
おいて、前記ユーズ・ビット・レジスタの内容を人力し
て所定の演算を行い、かつこの演算結果に応じて、外部
ホスト・システムに対してデータ引き取り要求信号を出
す回路を設けたことを特徴とする。
データ通信プロトロルに従ってまとまったデータ書ブロ
ック毎に送信されてくるシリアル・データをｎビット単
位のパラレル・データに変換するシリアル・パラレル変
換回路と、前記パラレル・データを格納するデータ・レ
ジスタ及び前記データ・レジスタに有効な信号が存在す
ることｆ 示−ｒユーズ・ビット・レジスタを有するｍ
段のＦＩＦＯ構成の受信回路とを備えた信号転送装置に
おいて、前記ユーズ・ビット・レジスタの内容を人力し
て所定の演算を行い、かつこの演算結果に応じて、外部
ホスト・システムに対してデータ引き取り要求信号を出
す回路を設けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の１ｇ号転送装置を示す
ブロック図である。第１図において、本実施例が従来の
第３図と異なる主なところは、ホスト拳システム１２０
とユーズ・ビット・レジスタとの間に、回路１０５が
介在する点である。
ブロック図である。第１図において、本実施例が従来の
第３図と異なる主なところは、ホスト拳システム１２０
とユーズ・ビット・レジスタとの間に、回路１０５が
介在する点である。
８ビツト長のフラグ検出器１０１は、ＨＤ Ｌ Ｃフレ
ーム・フォーマットで外部から信号線により送られてく
る受信信号（Ｘ）１０６の中からフラグを検出し、ＨＤ
ＬＣフレーム同期が確立する。検出された受信信号１０
７は、検出信号１０８により、シリアル・パラレル回路
１０２に伝えられる。
ーム・フォーマットで外部から信号線により送られてく
る受信信号（Ｘ）１０６の中からフラグを検出し、ＨＤ
ＬＣフレーム同期が確立する。検出された受信信号１０
７は、検出信号１０８により、シリアル・パラレル回路
１０２に伝えられる。
フラグが検出されて、受信信号（Ｘ）１０６に関するフ
レーム同期が確立すると、データ受信状態に遷移し、受
信データのアセンブルを開始する。
レーム同期が確立すると、データ受信状態に遷移し、受
信データのアセンブルを開始する。
データ受信状態では、あらかじめ定めら才したご、ト長
ｎごとに、ノリアル・パラレルｉａｔ回路１０２より、
フラグ検出回路１０１から出力された受信信号１０７
？ｉ−ｎミーｎビットラレル受信データにアセンブルさ
れ、信号データ（Ｙ）１０９として出力される。受信デ
ータ（Ｙ）１０９ は、アセンブルされる毎に、書き
込み信号１１０によって、受信ＦＩＦＯのデータ・レジ
スタ１０３に転送される。通常、受信ＦＩＦＯは、数十
段のＦＩＦＯ構成をとる。受信ＦＩＦＯの各段は、受信
データ（Ｙ） １０９を格納するためのｎピッ″ト幅の
データレジスタ１０３ と、受信データ（Ｙ）１０９の
存在を示す１ビツトのユース−ビット−レジスタ１０４
とから成る。受信回路は、受信ＦＩＦＯの先頭段のユー
ズ・ビット・レジスタ１０４によりて、ホスト−システ
ム１２０へ受信データの引き取り要求を出す。
ｎごとに、ノリアル・パラレルｉａｔ回路１０２より、
フラグ検出回路１０１から出力された受信信号１０７
？ｉ−ｎミーｎビットラレル受信データにアセンブルさ
れ、信号データ（Ｙ）１０９として出力される。受信デ
ータ（Ｙ）１０９ は、アセンブルされる毎に、書き
込み信号１１０によって、受信ＦＩＦＯのデータ・レジ
スタ１０３に転送される。通常、受信ＦＩＦＯは、数十
段のＦＩＦＯ構成をとる。受信ＦＩＦＯの各段は、受信
データ（Ｙ） １０９を格納するためのｎピッ″ト幅の
データレジスタ１０３ と、受信データ（Ｙ）１０９の
存在を示す１ビツトのユース−ビット−レジスタ１０４
とから成る。受信回路は、受信ＦＩＦＯの先頭段のユー
ズ・ビット・レジスタ１０４によりて、ホスト−システ
ム１２０へ受信データの引き取り要求を出す。
ここで、先頭段のユーズ・ビット・レジスタ１０４がア
クティブになる、即ちビットが立つ毎にホスト・システ
ム１２０に要求を出していたのでは、ホスト・システム
１２０側では、初めの要求が来て、次の要求が来るまで
の間、ずっとその状態を保たなければならないので、処
理時間に無駄が生じる。そこで本実施例では、先頭段に
１バイト・アドレス情報（ユース・ビット信号１１１）
が来ると、次に来ている制御情報（１バイト）（ユース
・ビット信号１１２）とで、回路１０５でユース・ビッ
ト・アドレスのＡＮＤをとり、割込み要求（引き取り要
求信号］１３）を１回にする。実際、ホストシステム１
２０では、この２つの情報でデータ１２１が必要かどう
かを判断しているので、割込み要求の回数を減らすこと
により、ホストの処理能力を上げることができる。必要
と判断したときは、次にデータ１２１ をユーズ・ビッ
ト・レジスタ１０４から割込み要求が来るたびに、８ビ
ツト長ずつ順次読み出す。前記の構成により、ホスト・
システム１２０は、ＨＤＬＣフレーム・フォーマットで
送られて来た受信データをより、短い時間で処理するこ
とが可能となる。
クティブになる、即ちビットが立つ毎にホスト・システ
ム１２０に要求を出していたのでは、ホスト・システム
１２０側では、初めの要求が来て、次の要求が来るまで
の間、ずっとその状態を保たなければならないので、処
理時間に無駄が生じる。そこで本実施例では、先頭段に
１バイト・アドレス情報（ユース・ビット信号１１１）
が来ると、次に来ている制御情報（１バイト）（ユース
・ビット信号１１２）とで、回路１０５でユース・ビッ
ト・アドレスのＡＮＤをとり、割込み要求（引き取り要
求信号］１３）を１回にする。実際、ホストシステム１
２０では、この２つの情報でデータ１２１が必要かどう
かを判断しているので、割込み要求の回数を減らすこと
により、ホストの処理能力を上げることができる。必要
と判断したときは、次にデータ１２１ をユーズ・ビッ
ト・レジスタ１０４から割込み要求が来るたびに、８ビ
ツト長ずつ順次読み出す。前記の構成により、ホスト・
システム１２０は、ＨＤＬＣフレーム・フォーマットで
送られて来た受信データをより、短い時間で処理するこ
とが可能となる。
従来の受信ＦＩＦＯ回路が、アドレス情報、制御情報を
それぞれ先頭段のユーズ・ビット・レジスタにビットが
立つ毎にホスト・システムに割込みをかけていたのに対
して、本実施例ではアドレス情報と制御情報との両方が
そろったところで、ホスト・システム１２０に割込みを
かけるところが相違する主な点である。
それぞれ先頭段のユーズ・ビット・レジスタにビットが
立つ毎にホスト・システムに割込みをかけていたのに対
して、本実施例ではアドレス情報と制御情報との両方が
そろったところで、ホスト・システム１２０に割込みを
かけるところが相違する主な点である。
第２図は本発明の第２の実施例の信号転送装置を示す回
路ブロック図である。
路ブロック図である。
第２図において、本発明の第２の実施例は、ユーズ・ビ
ット・レジスタ２０４の内容を検出できる１段のフラグ
検出機（デコーダ）２０５をとりつケ、ユーズ・ビット
・レジスタ２０４かう検出した信号２１１ が、ある定
まったパタンにあっていれば、デコーダ２０５はホスト
・システム２２０に対して、データ引き取り信号２１２
を出すものである。例えば、段数の１が５である場合を
考えると、デコーダ２０５がユーズ・ビット・レジスタ
２０４から読み出した信号が次の表１にあるようなパタ
ンに合っていれば、ホスト・システム２２０に対して引
き取り要求を出す。
ット・レジスタ２０４の内容を検出できる１段のフラグ
検出機（デコーダ）２０５をとりつケ、ユーズ・ビット
・レジスタ２０４かう検出した信号２１１ が、ある定
まったパタンにあっていれば、デコーダ２０５はホスト
・システム２２０に対して、データ引き取り信号２１２
を出すものである。例えば、段数の１が５である場合を
考えると、デコーダ２０５がユーズ・ビット・レジスタ
２０４から読み出した信号が次の表１にあるようなパタ
ンに合っていれば、ホスト・システム２２０に対して引
き取り要求を出す。
このように、ホスト・システム２２０ ハ、ＨＤＬＣフ
ォーマットで送信されて来た送信データを、より短い時
間で処理することが可能となる。
ォーマットで送信されて来た送信データを、より短い時
間で処理することが可能となる。
尚、第２図において、第１図と同じ回路ブロック部分は
同一番号を付しており、その機能についても同様である
ので、ここでは省略す。
同一番号を付しており、その機能についても同様である
ので、ここでは省略す。
以上説明したように、本発明によれば、受信ＦＩＦＯｃ
ｖニュースビット・レジスタからの割込み回数を減らす
ことにより、ホスト・システムの処理能力を上げること
ができる効果がある。
ｖニュースビット・レジスタからの割込み回数を減らす
ことにより、ホスト・システムの処理能力を上げること
ができる効果がある。
第１図は本発明の第１の実施例の信号転送装置を示す回
路ブロック図、第２図は本発明の第２の実施例の信号転
送装置を示す回路ブロック図、第３図は従来の信号転送
装置を示す回路ブロック図である。 １０１、 ３０１・・−・・−フラグ検出回路、１０２
．３０２・・・・・・シリアル−パラレル変換回路、１
０−３．３０３・・・・・・データレジスタ、１０４，
３０４・・・・・・ユーズ・ビット・レジスタ、１０５
・・・・・・回路、１０６．３０５・・・・・・受信信
号（Ｘ）、 １０７，３０７・・・・・・受信信号、１
０８．３０６・・・・・・フラッグ検出信号、１０９．
３０８・・・・・・受信データ（Ｙ）、 １１０，３０
９・・・・・・書き込み信号、１１１，１１２，２１１
・・・・・・コース−ビット信号、１１３．．２１２，
３１０・・・・・・引き取り要求信号、１１４，３１１
・・・・・・データ読み出し信号、１２０゜３２０・・
・・・・ホスト・システム、１２１，３２１・・・・・
・取り込みデータ、２０５・・・・・・デコーダ。 代理人 弁理士 内 原 晋
路ブロック図、第２図は本発明の第２の実施例の信号転
送装置を示す回路ブロック図、第３図は従来の信号転送
装置を示す回路ブロック図である。 １０１、 ３０１・・−・・−フラグ検出回路、１０２
．３０２・・・・・・シリアル−パラレル変換回路、１
０−３．３０３・・・・・・データレジスタ、１０４，
３０４・・・・・・ユーズ・ビット・レジスタ、１０５
・・・・・・回路、１０６．３０５・・・・・・受信信
号（Ｘ）、 １０７，３０７・・・・・・受信信号、１
０８．３０６・・・・・・フラッグ検出信号、１０９．
３０８・・・・・・受信データ（Ｙ）、 １１０，３０
９・・・・・・書き込み信号、１１１，１１２，２１１
・・・・・・コース−ビット信号、１１３．．２１２，
３１０・・・・・・引き取り要求信号、１１４，３１１
・・・・・・データ読み出し信号、１２０゜３２０・・
・・・・ホスト・システム、１２１，３２１・・・・・
・取り込みデータ、２０５・・・・・・デコーダ。 代理人 弁理士 内 原 晋
Claims (1)
- シリアル・データ通信における所定のデータ通信プロト
コルに従ってまとまったデータ・ブロック毎に送信され
てくるシリアル・データをｎビット単位のパラレル・デ
ータに変換するシリアル・パラレル変換回路と、前記パ
ラレル・データを格納するデータ・レジスタ及び前記デ
ータ・レジスタに有効な信号が存在することを示すユー
ズ・ビット・レジスタを有するｍ段のＦＩＦＯ構成の受
信回路とを備えた信号転送装置において、前記ユーズ・
ビット・レジスタの内容を入力して所定の演算を行い、
かつその演算結果に応じて、外部ホスト・システムに対
してデータ引き取り要求信号を出す回路を設けたことを
特徴とする信号転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258427A JP2759984B2 (ja) | 1988-10-14 | 1988-10-14 | 信号転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258427A JP2759984B2 (ja) | 1988-10-14 | 1988-10-14 | 信号転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105748A true JPH02105748A (ja) | 1990-04-18 |
| JP2759984B2 JP2759984B2 (ja) | 1998-05-28 |
Family
ID=17320061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258427A Expired - Fee Related JP2759984B2 (ja) | 1988-10-14 | 1988-10-14 | 信号転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759984B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06325565A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | カウント機能付きｆｉｆｏメモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514457A (en) * | 1978-07-14 | 1980-01-31 | Sanyo Electric Co | Refrigerator |
-
1988
- 1988-10-14 JP JP63258427A patent/JP2759984B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514457A (en) * | 1978-07-14 | 1980-01-31 | Sanyo Electric Co | Refrigerator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06325565A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | カウント機能付きｆｉｆｏメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2759984B2 (ja) | 1998-05-28 |
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