JP2759984B2 - 信号転送装置 - Google Patents
信号転送装置Info
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- JP2759984B2 JP2759984B2 JP63258427A JP25842788A JP2759984B2 JP 2759984 B2 JP2759984 B2 JP 2759984B2 JP 63258427 A JP63258427 A JP 63258427A JP 25842788 A JP25842788 A JP 25842788A JP 2759984 B2 JP2759984 B2 JP 2759984B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号転送装置に係り、特に受信FIFO（first
in−first out）からのデータ引き取り要求を、ポスト
・システムにかけるときの受信FIFOの制御回路に関す
る。
in−first out）からのデータ引き取り要求を、ポスト
・システムにかけるときの受信FIFOの制御回路に関す
る。
従来、ある定まったデータ通信プロトコル、例えばHD
LC（High Level Data Link Control Procedure）フレー
ム・フォーマットで送られてくるシリアル・データを受
信し、これをパラレル・データに変換して、ホストシス
テムに転送する構成としては、第３図に示すように、シ
リアル・パラレル変換回路302と受信FIFO（データ・レ
ジスタ303とユース・ビット・レジスタ304）とによって
構成される受信回路を用いる構成が知られている。
LC（High Level Data Link Control Procedure）フレー
ム・フォーマットで送られてくるシリアル・データを受
信し、これをパラレル・データに変換して、ホストシス
テムに転送する構成としては、第３図に示すように、シ
リアル・パラレル変換回路302と受信FIFO（データ・レ
ジスタ303とユース・ビット・レジスタ304）とによって
構成される受信回路を用いる構成が知られている。
これは、HDLCフレーム・フォーマットで外部から信号
線により、送られてくる受信信号（Ｘ）305を、次の手
順で、受信FIFOに格納する。まず、受信回路が受信可能
状態となると、受信回路は、同期検出モードになり、８
ビット長のフラグ検出回路301により、受信される信号
（Ｘ）305の中にフラグの検出が開始される。この状態
は、最初のフラグが、検出されるまで継続される。フラ
グが検出されて、受信信号（Ｘ）305に関するフレーム
同期が確立するとフラグ検出回路301は、フラグ検出信
号306をアクティブとして、データ受信状態に遷移し、
受信データのアセンブルを開始する。このデータ受信状
態では、フラグ検出回路301から出力された受信データ3
07をあらかじめ定められたビット長ｎごとに、シリアル
・パラレル変換回路302で、ｎビットのパラレルな受信
データ（Ｙ）308にアセンブルする。受信データ（Ｙ）3
08は、アセンブルされる毎に、書き込み信号309で受信F
IFOに転送される。この受信FIFOの各段は、受信データ
（Ｙ）308を格納するためのｎビット幅のデータレジス
タ303と１ビットのユース・ビット・レジスタ304とから
成る。このユース・ビット・レジスタ304は、受信FIFO
の各段に有効な受信データ308が、データ・レジスタ303
の各段に存在することを示す。
線により、送られてくる受信信号（Ｘ）305を、次の手
順で、受信FIFOに格納する。まず、受信回路が受信可能
状態となると、受信回路は、同期検出モードになり、８
ビット長のフラグ検出回路301により、受信される信号
（Ｘ）305の中にフラグの検出が開始される。この状態
は、最初のフラグが、検出されるまで継続される。フラ
グが検出されて、受信信号（Ｘ）305に関するフレーム
同期が確立するとフラグ検出回路301は、フラグ検出信
号306をアクティブとして、データ受信状態に遷移し、
受信データのアセンブルを開始する。このデータ受信状
態では、フラグ検出回路301から出力された受信データ3
07をあらかじめ定められたビット長ｎごとに、シリアル
・パラレル変換回路302で、ｎビットのパラレルな受信
データ（Ｙ）308にアセンブルする。受信データ（Ｙ）3
08は、アセンブルされる毎に、書き込み信号309で受信F
IFOに転送される。この受信FIFOの各段は、受信データ
（Ｙ）308を格納するためのｎビット幅のデータレジス
タ303と１ビットのユース・ビット・レジスタ304とから
成る。このユース・ビット・レジスタ304は、受信FIFO
の各段に有効な受信データ308が、データ・レジスタ303
の各段に存在することを示す。
受信回路は、受信FIFOの先頭段のユース・ビット・レ
ジスタ304にビットが立つと、ホストシステム320に、引
き取り要求信号310で受信データ（Ｙ）の引き取り要求
のための割り込みをかける。この要求を受けると、ホス
ト・システム320は、データ読み出し信号311を発し、受
信FIFOの先頭段のデータ321を読み出しに行く。次に、
また受信FIFOの先頭段のユース・ビット・レジスタ304
にビットが立つと、受信回路はホスト・システム320に
データ（Ｙ）の引き取り要求のための割り込みをかけ、
ホスト・システム320は、要求を受けるとデータを読み
出しに行く。このようにして、受信回路は、受信FIFOの
先頭段のユース・ビット・レジスタ304にビットが立つ
と、ホストシステム320に割り込みをかけ、データの引
き取りを要求する。ホスト・システム320では、最初と
第２番目とに読み出したアドレス情報と制御情報とで、
データが必要であるかどうかを判断して、必要ならばユ
ース・ビット・レジスタ304から引き取り要求信号310が
入る毎にデータ321を読み出しに行く。
ジスタ304にビットが立つと、ホストシステム320に、引
き取り要求信号310で受信データ（Ｙ）の引き取り要求
のための割り込みをかける。この要求を受けると、ホス
ト・システム320は、データ読み出し信号311を発し、受
信FIFOの先頭段のデータ321を読み出しに行く。次に、
また受信FIFOの先頭段のユース・ビット・レジスタ304
にビットが立つと、受信回路はホスト・システム320に
データ（Ｙ）の引き取り要求のための割り込みをかけ、
ホスト・システム320は、要求を受けるとデータを読み
出しに行く。このようにして、受信回路は、受信FIFOの
先頭段のユース・ビット・レジスタ304にビットが立つ
と、ホストシステム320に割り込みをかけ、データの引
き取りを要求する。ホスト・システム320では、最初と
第２番目とに読み出したアドレス情報と制御情報とで、
データが必要であるかどうかを判断して、必要ならばユ
ース・ビット・レジスタ304から引き取り要求信号310が
入る毎にデータ321を読み出しに行く。
前述した従来の構成によると、受信回路では、ユース
・ビット・レジスタ304にビットが立つ毎にホスト・シ
ステム320に割込み要求をかける。ホスト・システム320
では、要求を受けるとデータ321を読み出す。実際ホス
ト・システム320では、アドレス情報と制御情報との２
つの情報から、そのデータが必要かどうかを判断する。
そのとき、ホスト・システム320では、アドレス情報を
読み出した後、次の割込み要求がかかるまで、その状態
を保持しなければならず、ホスト・システム側の処理時
間に無駄が生じるという欠点がある。
・ビット・レジスタ304にビットが立つ毎にホスト・シ
ステム320に割込み要求をかける。ホスト・システム320
では、要求を受けるとデータ321を読み出す。実際ホス
ト・システム320では、アドレス情報と制御情報との２
つの情報から、そのデータが必要かどうかを判断する。
そのとき、ホスト・システム320では、アドレス情報を
読み出した後、次の割込み要求がかかるまで、その状態
を保持しなければならず、ホスト・システム側の処理時
間に無駄が生じるという欠点がある。
本発明の目的は、前記欠点が解決され、ホスト・シス
テムの処理時間を短縮し、高速度で処理ができるように
した信号転送装置を提供する。
テムの処理時間を短縮し、高速度で処理ができるように
した信号転送装置を提供する。
本発明の構成は、シリアル・データ通信における所定
のデータ通信プロトコルに従ってまとまったデータ・ブ
ロック毎に送信されてくるシリアル・データをｎビット
単位のパラレル・データに変換するシリアル・パラレル
変換回路と、前記パラレル・データを格納するデータ・
レジスタ及び前記データ・レジスタに有効な信号が存在
することを示すユース・ビット・レジスタを有するｍ段
のFIFO構成の受信回路とを備えた信号転送装置におい
て、前記ユース・ビット・レジスタの内容を入力して所
定の演算を行うとともに、その演算結果が複数の所定パ
ターンにあっていれば、外部ホスト・システムに対して
データ引き取り要求信号を出す回路を設けたことを特徴
とする。
のデータ通信プロトコルに従ってまとまったデータ・ブ
ロック毎に送信されてくるシリアル・データをｎビット
単位のパラレル・データに変換するシリアル・パラレル
変換回路と、前記パラレル・データを格納するデータ・
レジスタ及び前記データ・レジスタに有効な信号が存在
することを示すユース・ビット・レジスタを有するｍ段
のFIFO構成の受信回路とを備えた信号転送装置におい
て、前記ユース・ビット・レジスタの内容を入力して所
定の演算を行うとともに、その演算結果が複数の所定パ
ターンにあっていれば、外部ホスト・システムに対して
データ引き取り要求信号を出す回路を設けたことを特徴
とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の信号転送装置を示す
ブロック図である。第１図において、本実施例が従来の
第３図と異なる主なところは、ホスト・システム120と
ユース・ビット・レジスタとの間に、回路105が介在す
る点である。
ブロック図である。第１図において、本実施例が従来の
第３図と異なる主なところは、ホスト・システム120と
ユース・ビット・レジスタとの間に、回路105が介在す
る点である。
８ビット長のフラグ検出器101は、HDLCフレーム・フ
ォーマットで外部から信号線により送られてくる受信信
号（Ｘ）106の中からフラグを検出し、HDLCフレーム同
期が確立する。検出された受信信号107は、検出信号108
により、シリアル・パラレル回路102に伝えられる。フ
ラグが検出されて、受信信号（Ｘ）106に関するフレー
ム同期が確立すると、データ受信状態に遷移し、受信デ
ータのアセンブルを開始する。
ォーマットで外部から信号線により送られてくる受信信
号（Ｘ）106の中からフラグを検出し、HDLCフレーム同
期が確立する。検出された受信信号107は、検出信号108
により、シリアル・パラレル回路102に伝えられる。フ
ラグが検出されて、受信信号（Ｘ）106に関するフレー
ム同期が確立すると、データ受信状態に遷移し、受信デ
ータのアセンブルを開始する。
データ受信状態では、あらかじめ定められたビット長
ｎごとに、シリアル・パラレル変換回路102より、フラ
グ検出回路101から出力された受信信号107をｎビット長
のパラレル受信データにアセンブルされ、信号データ
（Ｙ）109として出力される。受信データ（Ｙ）109は、
アセンブルされる毎に、書き込み信号110によって、受
信FIFOのデータ・レジスタ103に転送される。通常、受
信FIFOは、数十段のFIFO構成をとる。受信FIFOの各段
は、受信データ（Ｙ）109を格納するためのｎビット幅
のデータレジスタ103と、受信データ（Ｙ）109の存在を
示す１ビットのユース・ビット・レジスタ104とから成
る。受信回路は、受信FIFOの先頭段のユース・ビット・
レジスタ104によって、ホスト・システム120へ受信デー
タの引き取り要求を出す。
ｎごとに、シリアル・パラレル変換回路102より、フラ
グ検出回路101から出力された受信信号107をｎビット長
のパラレル受信データにアセンブルされ、信号データ
（Ｙ）109として出力される。受信データ（Ｙ）109は、
アセンブルされる毎に、書き込み信号110によって、受
信FIFOのデータ・レジスタ103に転送される。通常、受
信FIFOは、数十段のFIFO構成をとる。受信FIFOの各段
は、受信データ（Ｙ）109を格納するためのｎビット幅
のデータレジスタ103と、受信データ（Ｙ）109の存在を
示す１ビットのユース・ビット・レジスタ104とから成
る。受信回路は、受信FIFOの先頭段のユース・ビット・
レジスタ104によって、ホスト・システム120へ受信デー
タの引き取り要求を出す。
ここで、先頭段のユース・ビット・レジスタ104がア
クティブになる、即ちビットが立つ毎にホスト・システ
ム120に要求を出していたのでは、ホスト・システム120
側では、初めの要求が来て、次の要求が来るまでの間、
ずっとその状態を保たなければならないので、処理時間
に無駄が生じる。そこで本実施例では、先頭段に１バイ
ト・アドレス情報（ユース・ビット信号111）が来る
と、次に来ている制御情報（１バイト）（ユース・ビッ
ト信号112）とで、回路105でユース・ビット・アドレス
のANDをとり、割込み要求（引き取り要求信号113）を１
回にする。実際、ホストシステム120では、この２つの
情報でデータ121が必要かどうかを判断しているので、
割込み要求の回数を減らすことにより、ホストの処理能
力を上げることができる。必要と判断したときは、次に
データ121をユース・ビット・レジスタ104から割込み要
求が来るたびに、８ビット長ずつ順次読み出す。前記の
構成により、ホスト・システム120は、HDLCフレーム・
フォーマットで送られて来た受信データをより、短い時
間で処理することが可能となる。
クティブになる、即ちビットが立つ毎にホスト・システ
ム120に要求を出していたのでは、ホスト・システム120
側では、初めの要求が来て、次の要求が来るまでの間、
ずっとその状態を保たなければならないので、処理時間
に無駄が生じる。そこで本実施例では、先頭段に１バイ
ト・アドレス情報（ユース・ビット信号111）が来る
と、次に来ている制御情報（１バイト）（ユース・ビッ
ト信号112）とで、回路105でユース・ビット・アドレス
のANDをとり、割込み要求（引き取り要求信号113）を１
回にする。実際、ホストシステム120では、この２つの
情報でデータ121が必要かどうかを判断しているので、
割込み要求の回数を減らすことにより、ホストの処理能
力を上げることができる。必要と判断したときは、次に
データ121をユース・ビット・レジスタ104から割込み要
求が来るたびに、８ビット長ずつ順次読み出す。前記の
構成により、ホスト・システム120は、HDLCフレーム・
フォーマットで送られて来た受信データをより、短い時
間で処理することが可能となる。
従来の受信FIFC回路が、アドレス情報、制御情報をそ
れぞれ先頭段のユース・ビット・レジスタにビットが立
つ毎にホスト・システムに割込みをかけていたのに対し
て、本実施例ではアドレス情報と制御情報との両方がそ
ろったところで、ホスト・システム120に割込みをかけ
るところが相違する主な点である。
れぞれ先頭段のユース・ビット・レジスタにビットが立
つ毎にホスト・システムに割込みをかけていたのに対し
て、本実施例ではアドレス情報と制御情報との両方がそ
ろったところで、ホスト・システム120に割込みをかけ
るところが相違する主な点である。
第２図は本発明の第２の実施例の信号転送装置を示す
回路ブロック図である。
回路ブロック図である。
第２図において、本発明の第２の実施例は、ユース・
ビット・レジスタ204の内容を検出できる１段のフラグ
検出機（デコーダ）205をとりつけ、ユース・ビット・
レジスタ204から検出した信号211が、ある定まったパタ
ンにあっていれば、デコーダ205はホスト・システム220
に対して、データ引き取り信号212を出すものである。
例えば段数の１が５である場合を考えると、デコーダ20
5がユース・ビット・レジスタ204から読み出した信号が
次の表１にあるようなパタンに合っていれば、ホスト・
システム220に対して引き取り要求を出す。
ビット・レジスタ204の内容を検出できる１段のフラグ
検出機（デコーダ）205をとりつけ、ユース・ビット・
レジスタ204から検出した信号211が、ある定まったパタ
ンにあっていれば、デコーダ205はホスト・システム220
に対して、データ引き取り信号212を出すものである。
例えば段数の１が５である場合を考えると、デコーダ20
5がユース・ビット・レジスタ204から読み出した信号が
次の表１にあるようなパタンに合っていれば、ホスト・
システム220に対して引き取り要求を出す。
このように、ホスト・システム220は、HDLCフォーマ
ットで送信されて来た送信データを、より短い時間で処
理することが可能となる。
ットで送信されて来た送信データを、より短い時間で処
理することが可能となる。
尚、第２図において、第１図と同じ回路ブロック部分
は同一番号を付しており、その機能についても同様であ
るので、ここでは省略す。
は同一番号を付しており、その機能についても同様であ
るので、ここでは省略す。
以上説明したように、本発明によれば、受信FIFOのユ
ース・ビット・レジスタからの割込み回数を減らすこと
により、ホスト・システムの処理能力を上げることがで
きる効果がある。
ース・ビット・レジスタからの割込み回数を減らすこと
により、ホスト・システムの処理能力を上げることがで
きる効果がある。
第１図は本発明の第１の実施例の信号転送装置を示す回
路ブロック図、第２図は本発明の第２の実施例の信号転
送装置を示す回路ブロック図、第３図は従来の信号転送
装置を示す回路ブロック図である。 101,301……フラグ検出回路、102,302……シリアル・パ
ラレル変換回路、103,303……データレジスタ、104,304
……ユース・ビット・レジスタ、105……回路、106,305
……受信信号（Ｘ）、107,307……受信信号、108,306…
…フラッグ検出信号、109,308……受信データ（Ｙ）、1
10,309……書き込み信号、111,112,211……コース・ビ
ット信号、113,212,310……引き取り要求信号、114,311
……データ読み出し信号、120,320……ホスト・システ
ム、121,321……取り込みデータ、205……デコーダ。
路ブロック図、第２図は本発明の第２の実施例の信号転
送装置を示す回路ブロック図、第３図は従来の信号転送
装置を示す回路ブロック図である。 101,301……フラグ検出回路、102,302……シリアル・パ
ラレル変換回路、103,303……データレジスタ、104,304
……ユース・ビット・レジスタ、105……回路、106,305
……受信信号（Ｘ）、107,307……受信信号、108,306…
…フラッグ検出信号、109,308……受信データ（Ｙ）、1
10,309……書き込み信号、111,112,211……コース・ビ
ット信号、113,212,310……引き取り要求信号、114,311
……データ読み出し信号、120,320……ホスト・システ
ム、121,321……取り込みデータ、205……デコーダ。
Claims (1)
- 【請求項１】シリアル・データ通信における所定のデー
タ通信プロトコルに従ってまとまったデータ・ブロック
毎に送信されてくるシリアル・データをｎビット単位の
パラレル・データに変換するシリアル・パラレル変換回
路と、前記パラレル・データを格納するデータ・レジス
タ及び前記データ・レジスタに有効な信号が存在するこ
とを示すユース・ビット・レジスタを有するｍ段のFIFO
構成の受信回路とを備えた信号転送装置において、前記
ユース・ビット・レジスタの内容を入力して所定の演算
を行うとともに、その演算結果が複数の所定パターンに
あっていれば、外部ホスト・システムに対してデータ引
き取り要求信号を出す回路を設けたことを特徴とする信
号転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258427A JP2759984B2 (ja) | 1988-10-14 | 1988-10-14 | 信号転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258427A JP2759984B2 (ja) | 1988-10-14 | 1988-10-14 | 信号転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105748A JPH02105748A (ja) | 1990-04-18 |
| JP2759984B2 true JP2759984B2 (ja) | 1998-05-28 |
Family
ID=17320061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258427A Expired - Fee Related JP2759984B2 (ja) | 1988-10-14 | 1988-10-14 | 信号転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759984B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06325565A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | カウント機能付きｆｉｆｏメモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514457A (en) * | 1978-07-14 | 1980-01-31 | Sanyo Electric Co | Refrigerator |
-
1988
- 1988-10-14 JP JP63258427A patent/JP2759984B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105748A (ja) | 1990-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |